技術(shù)編號：6657107
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細信息。本發(fā)明一般涉及集成電路設(shè)計，并且更具體地，涉及按層、區(qū)域或單元或者它們的組合來選擇性地縮放集成電路設(shè)計布圖，以達到在早期工藝中增加成品率并保留層級的目的。背景技術(shù) 一種修改現(xiàn)有的超大規(guī)模集成(VLSI)電路設(shè)計以增加其生產(chǎn)成品率的辦法是擴展線路并添加冗余過孔從而減少關(guān)鍵區(qū)域并增加過孔的可靠性。然而，在新生產(chǎn)工藝的早期階段，單獨這些布圖后修改不足以實現(xiàn)期望的成品率提高。另一種對現(xiàn)有布圖的提升成品率的修改是放寬間隔和寬度容限，這可以通過幾何縮放處理來實現(xiàn)。然而...
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