技術(shù)編號：6736927
提示：您尚未登錄，請點(diǎn) 登 陸 后下載，如果您還沒有賬戶請點(diǎn) 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細(xì)信息。本發(fā)明涉及DDR3內(nèi)存控制器領(lǐng)域，具體涉及一種測試DDR3數(shù)據(jù)有效窗口的方法和裝置。背景技術(shù)在DDR3硬件設(shè)計中，由于PCB走線的差異，時鐘到達(dá)各個數(shù)據(jù)線的時刻并不一致， 這可能導(dǎo)致在同一時鐘對各個數(shù)據(jù)線進(jìn)行采樣時會出現(xiàn)偏差的問題。在用fpga設(shè)計DDR3 控制器時，都是通過fpga自帶的延時模塊調(diào)整采樣時鐘與數(shù)據(jù)之間的相位關(guān)系使時鐘與數(shù)據(jù)線保持對齊。由于數(shù)據(jù)線較多，需要耗費(fèi)大量的邏輯資源用于相位對齊以及數(shù)據(jù)有效窗口的查找，但是在fpga邏輯資源緊張的情況...
注意：該技術(shù)已申請專利，請尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權(quán)人授權(quán)前，僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識儲備，不適合論文引用。
該類技術(shù)無源代碼，用于學(xué)習(xí)原理，如您想要源代碼請勿下載。