技術編號：6747506
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術詳細信息。本發(fā)明涉及一種半導體存儲電路，其中該電路試圖防止數(shù)據(jù)線的耦合電容導致的讀出性能的降低。近年來，隨著半導體發(fā)展使設計方法的精細化，從而使半導體芯片上的信號線對很容易接收到耦合電容的干擾。尤其是，具有微小電位變化的信號線如存儲單元的數(shù)據(jù)讀出線，很容易接收到其本身與具有大電位變化并用于外圍電路中的信號線之間所產生的耦合電容的干擾，這種干擾會造成故障，如讀出的延遲或在最壞情況下數(shù)據(jù)的反向。附圖說明圖1是一電路圖，其表示現(xiàn)有技術的半導體存儲電路(下面簡稱為第一現(xiàn)有技...
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