技術編號：6774602
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術詳細信息。本發(fā)明涉及一種同步DRAM的延遲鎖定回路(DLL)電路，且更具體來說，本發(fā)明涉及一種在省電模式(用于半導體器件的低功率操作)下執(zhí)行穩(wěn)定操作的DLL電路。背景技術 諸如雙倍數(shù)據(jù)速率同步DRAM(DDR SDRAM)的同步半導體存儲器器件，使用與從諸如存儲器控制器的外部器件輸入的外部時鐘信號同步鎖定的內部時鐘信號，執(zhí)行與外部器件的數(shù)據(jù)傳輸。為了穩(wěn)定地傳輸數(shù)據(jù)，通過補償不可避免地由每一部件的數(shù)據(jù)傳輸與被加載到總線中的數(shù)據(jù)之間的時間差引起的延遲時間，將該數(shù)據(jù)應精確...
注意：該技術已申請專利，請尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權人授權前，僅供技術研究參考不得用于商業(yè)用途。
該專利適合技術人員進行技術研發(fā)參考以及查看自身技術是否侵權，增加技術思路，做技術知識儲備，不適合論文引用。
該類技術無源代碼，用于學習原理，如您想要源代碼請勿下載。