技術(shù)編號：6831253
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細信息。本發(fā)明涉及在進行ASIC(專用集成電路)或者系統(tǒng)LSI等的設(shè)計之際，考慮到由于制造過程上的離散偏差所造成的性能上的離散偏差，而采用的設(shè)計余量的設(shè)定技術(shù)。背景技術(shù) 近年，隨著制造技術(shù)的發(fā)展，晶體管的微小化或者集成度在迅速提高，可以在CMIS(互補金屬絕緣半導(dǎo)體)半導(dǎo)體集成電路(以下稱LSI)的單芯片上實現(xiàn)各種各樣的功能。在開發(fā)這樣的LSI時，通常要設(shè)置設(shè)計的盈余即所謂設(shè)計余量。在設(shè)定設(shè)計余量上應(yīng)該考慮的因素中，作為對電路特性造成的影響的因素，并不只是電路動作...
注意：該技術(shù)已申請專利，請尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權(quán)人授權(quán)前，僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識儲備，不適合論文引用。