技術編號：6891158
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術詳細信息。本發(fā)明一般涉及集成電路，尤其涉及形成介電結構的方法以及半導體結構。背景技術高密度集成電路，例如超大型集成(VLSI)電路， 一般是形成具有數(shù)個金 屬互連以作為三維線路結構。數(shù)個金屬互連的目的是將密集元件適當連接在 一起。隨著積集程度的增加，金屬互連之間導致信號延遲(RC delay)及串音 (cross talk)的寄生電容效應隨之增加。為了降低金屬互連之間的寄生電容并 增加導電速度， 一般使用低介電系數(shù)(low-k)介電材料來形成層間介電層(ILD) 及...
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