技術(shù)編號(hào):7008193
提示:您尚未登錄,請(qǐng)點(diǎn) 登 陸 后下載,如果您還沒有賬戶請(qǐng)點(diǎn) 注 冊(cè) ,登陸完成后,請(qǐng)刷新本頁(yè)查看技術(shù)詳細(xì)信息。本發(fā)明公開了一種射頻功率VDMOSFET屏蔽柵結(jié)構(gòu)的制作方法,涉及微電子器件的制造方法。包括以下步驟1)氧化和Si3N4淀積;2)多晶硅淀積及摻雜;3)SiO2和Si3N4淀積;4)漏區(qū)臺(tái)面光刻及刻蝕;5)Si3N4淀積和刻蝕;6)柵氧化和多晶硅淀積;7)多晶硅柵光刻和刻蝕。本發(fā)明提出的屏蔽柵結(jié)構(gòu),在不增加?xùn)艠O臺(tái)階高度的前提下,有效降低了臺(tái)柵結(jié)構(gòu)VDMOSFET器件的柵漏電容Cgd,對(duì)管芯進(jìn)行電性能測(cè)試可以得出,采用屏蔽柵結(jié)構(gòu)的VDMOSFET與臺(tái)柵結(jié)構(gòu)V...
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