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技術(shù)編號(hào)：7096001

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本發(fā)明涉及半導(dǎo)體集成電路制造領(lǐng)域，且特別涉及。背景技術(shù)隨著集成電路特征線寬縮小到90nm以下，人們逐漸引入了高應(yīng)力氮化硅技術(shù)來提高載流子的電遷移率。通過在N/PM0S上面沉積高拉和高壓應(yīng)力氮化硅作為通孔刻蝕停止層(Contact Etch Stop Layer, CESL)。尤其是在65nm制程以下，為了同時(shí)提高N/PMOS的電遷移率，有時(shí)需要同時(shí)沉積高拉和高壓應(yīng)力氮化硅于不同的MOS上，而若NMOS之上有壓應(yīng)力層薄膜或者PMOS之上有拉應(yīng)力薄膜時(shí)，都會(huì)對(duì)...
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