技術(shù)編號：7235264
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細信息。本發(fā)明涉及一種多芯片堆棧封裝結(jié)構(gòu)，特別是涉及一種在多芯片堆棧 結(jié)構(gòu)中以逆打線制程及絕緣層來降低金屬導線的弧度，并且于多芯片堆棧 結(jié)構(gòu)的黏著層中加入具有近似球狀物的封裝結(jié)構(gòu)。背景技術(shù)近年來，半導體的后段制程都在進行三維空間(Three Dimension; 3D) 的封裝，以期利用最少的面積來達到相對大的半導體集成度(Integrated) 或是內(nèi)存的容量等。為了能達到此一目的，現(xiàn)階段己發(fā)展出使用芯片堆棧 (chip stacked)的方式來達成三維空間(T...
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