技術(shù)編號(hào)：8430625
提示：您尚未登錄，請(qǐng)點(diǎn) 登 陸 后下載，如果您還沒(méi)有賬戶請(qǐng)點(diǎn) 注 冊(cè) ，登陸完成后，請(qǐng)刷新本頁(yè)查看技術(shù)詳細(xì)信息。 本發(fā)明涉及封裝結(jié)構(gòu)的可靠性測(cè)試，特別涉及一種封裝結(jié)構(gòu)的交互作用的測(cè)試方 法和測(cè)試裝置。背景技術(shù) 隨著半導(dǎo)體技術(shù)不斷發(fā)展，目前半導(dǎo)體器件的特征尺寸已經(jīng)變得非常小，希望在 二維的封裝結(jié)構(gòu)中增加半導(dǎo)體器件的數(shù)量變得越來(lái)越困難，因此三維封裝成為一種能有效 提高芯片集成度的方法。目前的三維封裝包括基于金線鍵合的芯片堆疊（Die Stacking)、 封裝堆疊（Package Stacking)和基于娃通孔（Through Silicon Via，TSV)的三維（3...
注意：該技術(shù)已申請(qǐng)專利，請(qǐng)尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權(quán)人授權(quán)前，僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識(shí)儲(chǔ)備，不適合論文引用。
請(qǐng)注意，此類技術(shù)沒(méi)有源代碼，用于學(xué)習(xí)研究技術(shù)思路。