本發(fā)明涉及顯示驅(qū)動領(lǐng)域,尤其涉及一種移位寄存單元、驅(qū)動電路以及顯示裝置。
背景技術(shù):
隨著用戶對手機體驗的要求越來越高,大屏占比,窄邊框,低功耗等技術(shù)的發(fā)展也越來越快,高屏占比,低功耗也成為手機面板廠商的優(yōu)勢所在?,F(xiàn)有的VSR電路正常工作需要19個TFT器件,其中的12個TFT器件來形成鎖存電路。電路的TFT器件越多就會增加邊框的寬度,難以實現(xiàn)窄邊框的效果。
技術(shù)實現(xiàn)要素:
針對現(xiàn)有技術(shù)中的問題,本發(fā)明的目的在于提供移位寄存單元、驅(qū)動電路以及顯示裝置,能夠大幅減少了TFT器件數(shù)目以實現(xiàn)窄邊框,并且降低功耗。
本發(fā)明實施例提供的一種移位寄存單元,包括:鎖存電路、第一運算電路以及第二運算電路;
所述第一運算電路的輸入端和第二運算電路的輸入端分別電連接在所述鎖存電路的輸出端;所述第一運算電路的輸出端電連接所述移位寄存單元的第一輸出信號輸出端,所述第二運算電路的輸出端電連接所述移位寄存單元的第二輸出信號輸出端;
所述鎖存電路包括第一晶體管、第一反相器、第二反相器、第三反相器以及第四晶體管;所述第一反相器的輸出端電連接所述第一晶體管的柵極,所述第一晶體管的第一極電連接所述第二反相器的輸入端,所述第一晶體管的第二極分別電連接所述第三反相器的輸出端和所述移位寄存單元的下級信號輸出端,所述第二反相器的輸出端電連接所述第三反相器的輸入端,且所述第二反相器的輸出端被配置為所述鎖存電路的輸出端,所述第一反相器的輸入端和所述第四晶體管的柵極分別電連接所述移位寄存單元的鎖存信號輸入端,所述第四晶體管的第一極電連接所述移位寄存單元的啟動信號輸入端,所述第四晶體管的第二極電連接所述第二反相器的輸入端;
所述第一運算電路包括第二晶體管、第一下拉器件以及第四反相器,所述第二晶體管的柵極電連接所述移位寄存單元的第一時鐘信號輸入端,所述第二晶體管的第一極電連接所述第一運算電路的輸入端,所述第一下拉器件和所述第四反相器的輸入端分別電連接所述第二晶體管的第二極;
所述第二運算電路包括第三晶體管、第二下拉器件以及第五反相器,所述第三晶體管的柵極電連接所述移位寄存單元的第二時鐘信號輸入端,所述第三晶體管的第一極電連接所述第二運算電路的輸入端,所述第二下拉器件和所述第五反相器的輸入端分別電連接所述第三晶體管的第二極。
本發(fā)明實施例還提供了一種驅(qū)動電路,包括多級如上述的移位寄存單元,上一級所述移位寄存單元的下級信號輸出端電連接下一級所述移位寄存單元的啟動信號輸入端。
本發(fā)明實施例還提供了一種顯示裝置,包括顯示區(qū)域以及包圍所述顯示區(qū)域的邊框區(qū)域,所述顯示區(qū)域包括多條掃描線、多條數(shù)據(jù)線和由所述掃描線、數(shù)據(jù)線合圍而成的陣列型像素區(qū)域,所述顯示區(qū)域至少一側(cè)的所述邊框區(qū)域設(shè)置如上述的驅(qū)動電路,以控制所述掃描線的信號輸出時序。
本發(fā)明的移位寄存單元、驅(qū)動電路以及顯示裝置能夠大幅減少了TFT器件數(shù)目,以實現(xiàn)窄邊框,并且降低功耗。
附圖說明
通過閱讀參照以下附圖對非限制性實施例所作的詳細(xì)描述,本發(fā)明的其它特征、目的和優(yōu)點將會變得更明顯。
圖1為本發(fā)明第一實施例的移位寄存單元的電路示意圖。
圖2為本發(fā)明第一實施例的移位寄存單元的電路原理圖。
圖3為本發(fā)明第一實施例中的移位寄存單元的各輸入端、輸出端的時序圖。
圖4為本發(fā)明第一實施例的驅(qū)動電路的連接示意圖。
圖5為本發(fā)明第二實施例的移位寄存單元的電路示意圖。
圖6為本發(fā)明第二實施例的移位寄存單元的電路原理圖。
圖7為本發(fā)明第二實施例中的移位寄存單元的各輸入端、輸出端的時序圖。以及
圖8為本發(fā)明第二實施例的驅(qū)動電路的連接示意圖。
具體實施方式
現(xiàn)在將參考附圖更全面地描述示例實施方式。然而,示例實施方式能夠以多種形式實施,且不應(yīng)被理解為限于在此闡述的實施方式;相反,提供這些實施方式使得本發(fā)明將全面和完整,并將示例實施方式的構(gòu)思全面地傳達(dá)給本領(lǐng)域的技術(shù)人員。在圖中相同的附圖標(biāo)記表示相同或類似的結(jié)構(gòu),因而將省略對它們的重復(fù)描述。
第一實施例
圖1為本發(fā)明第一實施例的移位寄存單元的電路示意圖。圖2為本發(fā)明第一實施例的移位寄存單元的電路原理圖。如圖1和2所示,本發(fā)明的移位寄存單元,包括鎖存電路100、第一運算電路200、第二運算電路300、重啟電路400、第一電位Vgh以及第二電位Vgl。其中,第一電位Vgh為高電平,第二電位Vgl為低電平。
第一運算電路200的輸入端和第二運算電路300的輸入端分別電連接在鎖存電路100的輸出端。第一運算電路200的輸出端電連接移位寄存單元的第一輸出信號輸出端56,第二運算電路300的輸出端電連接移位寄存單元的第二輸出信號輸出端57。
鎖存電路100包括第一晶體管T1、第一反相器F1、第二反相器F2、第三反相器F3以及第四晶體管T4。第一反相器F1的輸出端電連接第一晶體管T1的柵極,第一晶體管T1的第一極電連接第二反相器F2的輸入端,第一晶體管T1的第二極分別電連接第三反相器F3的輸出端和移位寄存單元的下級信號輸出端58,第二反相器F2的輸出端電連接第三反相器F3的輸入端,且第二反相器F2的輸出端被配置為鎖存電路100的輸出端,第一反相器F1的輸入端和第四晶體管T4的柵極分別電連接移位寄存單元的鎖存信號輸入端52,第四晶體管T4的第一極電連接移位寄存單元的啟動信號輸入端51,第四晶體管T4的第二極電連接第二反相器F2的輸入端。本發(fā)明的鎖存電路100由原來的12個TFT減少為8個TFT,大大減少了TFT器件。
第一運算電路200包括第二晶體管T2、第一下拉器件以及第四反相器F4,第二晶體管T2的柵極電連接移位寄存單元的第一時鐘信號輸入端53,第二晶體管T2的第一極電連接第一運算電路200的輸入端,第一下拉器件和第四反相器F4的輸入端分別電連接第二晶體管T2的第二極。第一下拉器件包括第六晶體管T6,第六晶體管T6的柵極電連接第二運算電路300的輸出端,第六晶體管T6的第一極電連接第二晶體管T2的第二極,第六晶體管T6的第二極電連接第一電位Vgh。
第二運算電路300包括第三晶體管T3、第二下拉器件以及第五反相器F5,第三晶體管T3的柵極電連接移位寄存單元的第二時鐘信號輸入端54,第三晶體管T3的第一極電連接第二運算電路300的輸入端,第二下拉器件和第五反相器F5的輸入端分別電連接第三晶體管T3的第二極。第二下拉器件包括第七晶體管T7,第七晶體管T7的柵極連接移位寄存單元的控制信號輸入端59,第七晶體管T7的第一極電連接第三晶體管T3的第二極,第七晶體管T7的第二極電連接第一電位Vgh。
重啟電路400包括第五晶體管T5,第五晶體管T5的柵極電連接移位寄存單元的重置信號輸入端55,第五晶體管T5的第一極電連接鎖存電路100的輸出端,第五晶體管T5的第二極電連接第一電位Vgh。
第一反相器F1包括第八晶體管T8和第九晶體管T9,第八晶體管T8的柵極和第九晶體管T9的柵極連接于第一節(jié)點,第一節(jié)點被配置為第一反相器F1的輸入端,第八晶體管T8的第一極電連接第一電位Vgh,第九晶體管T9的第一極電連接第二電位Vgl,第八晶體管T8的第二極和第九晶體管T9的第二極連接于第二節(jié)點,第二節(jié)點被配置為第一反相器F1的輸出端。
第二反相器F2包括第十晶體管T10和第十一晶體管T11,第十晶體管T10的柵極和第十一晶體管T11的柵極連接于第三節(jié)點,第三節(jié)點被配置為第二反相器F2的輸入端,第十晶體管T10的第一極電連接第一電位Vgh,第十一晶體管T11的第一極電連接第二電位Vgl,第十晶體管T10的第二極和第十一晶體管T11的第二極連接于第四節(jié)點,第四節(jié)點被配置為第二反相器F2的輸出端。
第三反相器F3包括第十二晶體管T12和第十三晶體管T13,第十二晶體管T12的柵極和第十三晶體管T13的柵極連接于第五節(jié)點,第五節(jié)點被配置為第三反相器F3的輸入端,第十二晶體管T12的第一極電連接第二電位Vgl,第十三晶體管T13的第一極電連接第一電位Vgh,第十二晶體管T12的第二極和第十三晶體管T13的第二極連接于第六節(jié)點,第六節(jié)點被配置為第三反相器F3的輸出端。
第四反相器F4包括第十四晶體管T14和第十五晶體管T15,第十四晶體管T14的柵極和第十五晶體管T15的柵極連接于第七節(jié)點,第七節(jié)點被配置為第四反相器F4的輸入端,第十四晶體管T14的第一極電連接第一電位Vgh,第十五晶體管T15的第一極電連接第二電位Vgl,第十四晶體管T14的第二極和第十五晶體管T15的第二極連接于第八節(jié)點,第八節(jié)點被配置為第四反相器F4的輸出端。
第五反相器F5包括第十六晶體管T16和第十七晶體管T17,第十六晶體管T16的柵極和第十七晶體管T17的柵極連接于第九節(jié)點,第九節(jié)點被配置為第五反相器F5的輸入端,第十六晶體管T16的第一極電連接第一電位Vgh,第十七晶體管T17的第一極電連接第二電位Vgl,第十六晶體管T16的第二極和第十七晶體管T17的第二極連接于第十節(jié)點,第十節(jié)點被配置為第五反相器F5的輸出端。
本實施例中,第一晶體管T1、第二晶體管T2、第三體晶管T3、第四體晶管T4、第六晶體管T6、第七晶體管T7、第九體晶管T9、第十一晶體管T11、第十二晶體管T12、第十五晶體管T15、第十七晶體管T17均為N溝道型晶體管。第五晶體管T5、第八晶體管T8、第十體管T10、第十三體管T13、第十四晶體管T14、第十六晶體管T16均為P溝道型晶體管。但不以此為限。
圖3為本發(fā)明第一實施例中的移位寄存單元的各輸入端、輸出端的時序圖。其中,STV表示啟動信號輸入端51輸入的啟動信號;CKV1表示鎖存信號輸入端52輸入的鎖存信號;NO表示鎖存電路100的輸出信號;CKV2表示第一時鐘信號輸入端53輸入的第一時鐘信號;CKV3表示第二時鐘信號輸入端54輸入的第二時鐘信號;GOUT1表示第一輸出信號輸出端56輸出的第一輸出信號;GOUT2表示第二輸出信號輸出端57輸出的第二輸出信號;NEXT表示下級信號輸出端58輸出的下級信號。參考圖1至3所示,當(dāng)鎖存信號CKV1高電平有效時,第四晶體管T4開啟,啟動信號STV進(jìn)入鎖存電路100;當(dāng)鎖存信號CKV1低電平有效時,第一晶體管T1開啟,鎖存電路100工作于鎖存狀態(tài),生成鎖存電路100的輸出信號與下級信號NEXT。
第二晶體管T2在第一時鐘信號CKV2的控制下輸出鎖存電路100的輸出信號,在第一時鐘信號CKV2信號有效時,鎖存電路100的輸出信號進(jìn)入第四反相器F4并輸出第一輸出信號Gout1。在第二時鐘信號CKV3信號有效時,第三晶體管T3開啟使鎖存電路100的輸出信號進(jìn)入并開啟第二輸出信號Gout2,同時,第六晶體管T6會在第二輸出信號Gout2有效時將第一輸出信號Gout1拉低,保證第四反相器F4和第五反相器F5中只有一個反相器被開啟。其中第六晶體管T6與第七晶體管T7功能相同,即每一級柵極對應(yīng)的反相器之前都會存在一個下拉器件。
圖4為本發(fā)明第一實施例的驅(qū)動電路的連接示意圖。如圖4所示,本發(fā)明還提供一種驅(qū)動電路,包括多個級聯(lián)如圖1和圖2的移位寄存單元以及啟動信號引線61、鎖存信號引線62、第一時鐘信號引線63、第二時鐘信號引線64、重置信號引線65、輸出信號引線66、下級信號引線67。其中,上一級移位寄存單元的下級信號輸出端58電連接下一級移位寄存單元的啟動信號輸入端51,啟動信號引線61被配置為傳輸啟動信號STV,鎖存信號引線62被配置為傳輸鎖存信號CKV1,第一時鐘信號引線63被配置為傳輸?shù)谝粫r鐘信號CKV2,第二時鐘信號引線64被配置為傳輸?shù)诙r鐘信號CKV3,重置信號引線65被配置為傳輸重置信號,輸出信號引線66被配置為傳輸?shù)谝惠敵鲂盘朑out1和第二輸出信號Gout2,下級信號引線67被配置為傳輸下級信號NEXT(參見圖3)。
沿第一方向排列的相鄰的三個移位寄存單元被配置為一個第一移位寄存組,每個第一移位寄存組中沿第一方向的第一個移位寄存單元的啟動信號輸入端51電連接啟動信號引線61,鎖存信號輸入端52電連接鎖存信號引線62,第一時鐘信號輸入端53電連接第一時鐘信號引線63,第二時鐘信號輸入端54電連接第二時鐘信號引線64,重置信號輸入端55電連接重置信號引線65,第一輸出信號輸出端56、第二輸出信號輸出端57以及控制信號輸入端59電連接輸出信號引線66,下級信號輸出端58電連接下級信號引線67。
每個第一移位寄存組中沿第一方向的第二個移位寄存單元的啟動信號輸入端51電連接下級信號引線67,鎖存信號輸入端52電連接第二時鐘信號引線64,第一時鐘信號輸入端53電連接鎖存信號引線62,第二時鐘信號輸入端54電連接第一時鐘信號引線63,重置信號輸入端55電連接重置信號引線65,第一輸出信號輸出端56、第二輸出信號輸出端57以及控制信號輸入端59電連接輸出信號引線66,下級信號輸出端58電連接下級信號引線67。
每個第一移位寄存組中沿第一方向的第三個移位寄存單元的啟動信號輸入端51電連接下級信號引線67,鎖存信號輸入端52電連接第一時鐘信號引線63,第一時鐘信號輸入端53電連接第二時鐘信號引線64,第二時鐘信號輸入端54電連接鎖存信號引線62,重置信號輸入端55電連接重置信號引線65,第一輸出信號輸出端56、第二輸出信號輸出端57以及控制信號輸入端59電連接輸出信號引線66,下級信號輸出端58電連接下級信號引線67。通過對本發(fā)明的驅(qū)動電路進(jìn)行24級級聯(lián)仿真,其輸出信號無異常,在大大減少TFT器件的提前下,可以實現(xiàn)同樣的電路驅(qū)動效果。
在一個優(yōu)選實施例中,第一時鐘信號引線63傳輸?shù)谝粫r鐘信號,第二時鐘信號引線64傳輸?shù)诙r鐘信號,第一時鐘信號和第二時鐘信號在一個周期內(nèi)的前三分之一的周期為低電平電位,中間三分之一的周期為高電平電位,后三分之一的周期為低電平電位。
本發(fā)明還提供一種顯示裝置,包括顯示區(qū)域以及包圍顯示區(qū)域的邊框區(qū)域,顯示區(qū)域包括多條掃描線、多條數(shù)據(jù)線和由掃描線、數(shù)據(jù)線合圍而成的陣列型像素區(qū)域,顯示區(qū)域至少一側(cè)的邊框區(qū)域設(shè)置如圖4所示的驅(qū)動電路,以控制掃描線的信號輸出時序,其原理和效果如前所述,此處不再贅述。
第二實施例
圖5為本發(fā)明第二實施例的移位寄存單元的電路示意圖。圖6為本發(fā)明第二實施例的移位寄存單元的電路原理圖。如圖5和6所示,本發(fā)明的移位寄存單元,包括鎖存電路100、第一運算電路200、第二運算電路300、重啟電路400、第一電位Vgh以及第二電位Vgl。其中,第一電位Vgh為高電平,第二電位Vgl為低電平。
第一運算電路200的輸入端和第二運算電路300的輸入端分別電連接在鎖存電路100的輸出端。第一運算電路200的輸出端電連接移位寄存單元的第一輸出信號輸出端56,第二運算電路300的輸出端電連接移位寄存單元的第二輸出信號輸出端57。
鎖存電路100包括第一晶體管T1、第一反相器F1、第二反相器F2、第三反相器F3以及第四晶體管T4。第一反相器F1的輸出端電連接第一晶體管T1的柵極,第一晶體管T1的第一極電連接第二反相器F2的輸入端,第一晶體管T1的第二極分別電連接第三反相器F3的輸出端和移位寄存單元的下級信號輸出端58,第二反相器F2的輸出端電連接第三反相器F3的輸入端,且第二反相器F2的輸出端被配置為鎖存電路100的輸出端,第一反相器F1的輸入端和第四晶體管T4的柵極分別電連接移位寄存單元的鎖存信號輸入端52,第四晶體管T4的第一極電連接移位寄存單元的啟動信號輸入端51,第四晶體管T4的第二極電連接第二反相器F2的輸入端。本發(fā)明的鎖存電路100由原來的12個TFT減少為8個TFT,大大減少了TFT器件。
第一運算電路200包括第二晶體管T2、第一下拉器件以及第四反相器F4,第二晶體管T2的柵極電連接移位寄存單元的第一時鐘信號輸入端53,第二晶體管T2的第一極電連接第一運算電路200的輸入端,第一下拉器件和第四反相器F4的輸入端分別電連接第二晶體管T2的第二極。第一下拉器件包括第十八晶體管T18,第十八晶體管T18的柵極電連接移位寄存單元的控制信號輸入端59,第十八晶體管T18的第一極電連接第二晶體管T2的第二極,第十八晶體管T18的第二極電連接第一電位Vgh。
第二運算電路300包括第三晶體管T3、第二下拉器件以及第五反相器F5,第三晶體管T3的柵極電連接移位寄存單元的第二時鐘信號輸入端54,第三晶體管T3的第一極電連接第一運算電路300的輸入端,第二下拉器件和第五反相器F5的輸入端分別電連接第三晶體管T3的第二極。第二下拉器件包括第十九晶體管T19,第十九晶體管T19的柵極電連接移位寄存單元的控制信號輸入端59,第十九晶體管T19的第一極電連接第三晶體管T3的第二極,第十九晶體管T19的第二極電連接第一電位Vgh。
與第一實施例不同的是,本實施例中通過增加控制信號輸入端59分別連接第十八晶體管T18的柵極和第十九晶體管T19的柵極,通過控制信號的脈沖波形對第十八晶體管T18、第十九晶體管T19進(jìn)行控制。
重啟電路400包括第五晶體管T5,第五晶體管T5的柵極電連接移位寄存單元的重置信號輸入端55,第五晶體管T5的第一極電連接鎖存電路100的輸出端,第五晶體管T5的第二極電連接第一電位Vgh。
第一反相器F1包括第八晶體管T8和第九晶體管T9,第八晶體管T8的柵極和第九晶體管T9的柵極連接于第一節(jié)點,第一節(jié)點被配置為第一反相器F1的輸入端,第八晶體管T8的第一極電連接第一電位Vgh,第九晶體管T9的第一極電連接第二電位Vgl,第八晶體管T8的第二極和第九晶體管T9的第二極連接于第二節(jié)點,第二節(jié)點被配置為第一反相器F1的輸出端。
第二反相器F2包括第十晶體管T10和第十一晶體管T11,第十晶體管T10的柵極和第十一晶體管T11的柵極連接于第三節(jié)點,第三節(jié)點被配置為第二反相器F2的輸入端,第十晶體管T10的第一極電連接第一電位Vgh,第十一晶體管T11的第一極電連接第二電位Vgl,第十晶體管T10的第二極和第十一晶體管T11的第二極連接于第四節(jié)點,第四節(jié)點被配置為第二反相器F2的輸出端。
第三反相器F3包括第十二晶體管T12和第十三晶體管T13,第十二晶體管T12的柵極和第十三晶體管T13的柵極連接于第五節(jié)點,第五節(jié)點被配置為第三反相器F3的輸入端,第十二晶體管T12的第一極電連接第二電位Vgl,第十三晶體管T13的第一極電連接第一電位Vgh,第十二晶體管T12的第二極和第十三晶體管T13的第二極連接于第六節(jié)點,第六節(jié)點被配置為第三反相器F3的輸出端。
第四反相器F4包括第十四晶體管T14和第十五晶體管T15,第十四晶體管T14的柵極和第十五晶體管T15的柵極連接于第七節(jié)點,第七節(jié)點被配置為第四反相器F4的輸入端,第十四晶體管T14的第一極電連接第一電位Vgh,第十五晶體管T15的第一極電連接第二電位Vgl,第十四晶體管T14的第二極和第十五晶體管T15的第二極連接于第八節(jié)點,第八節(jié)點被配置為第四反相器F4的輸出端。
第五反相器F5包括第十六晶體管T16和第十七晶體管T17,第十六晶體管T16的柵極和第十七晶體管T17的柵極連接于第九節(jié)點,第九節(jié)點被配置為第五反相器F5的輸入端,第十六晶體管T16的第一極電連接第一電位Vgh,第十七晶體管T17的第一極電連接第二電位Vgl,第十六晶體管T16的第二極和第十七晶體管T17的第二極連接于第十節(jié)點,第十節(jié)點被配置為第五反相器F5的輸出端。
本實施例中,第一晶體管T1、第二晶體管T2、第三體晶管T3、第四體晶管T4、第十八晶體管T18、第十九晶體管T19、第九體晶管T9、第十一晶體管T11、第十二晶體管T12、第十五晶體管T15、第十七晶體管T17均為N溝道型晶體管。第五晶體管T5、第八晶體管T8、第十體管T10、第十三體管T13、第十四晶體管T14、第十六晶體管T16均為P溝道型晶體管。但不以此為限。
圖7為本發(fā)明第二實施例中的移位寄存單元的各輸入端、輸出端的時序圖。其中,STV表示啟動信號輸入端51輸入的啟動信號;CKV1表示鎖存信號輸入端52輸入的鎖存信號;NO表示鎖存電路100的輸出信號;CKV2表示第一時鐘信號輸入端53輸入的第一時鐘信號;CKV3表示第二時鐘信號輸入端54輸入的第二時鐘信號;GOUT1表示第一輸出信號輸出端56輸出的第一輸出信號;GOUT2表示第二輸出信號輸出端57輸出的第二輸出信號;NEXT表示下級信號輸出端58輸出的下級信號;OE表示控制信號輸入端59輸入的控制信號。參考圖1至3所示,當(dāng)鎖存信號CKV1高電平有效時,第四晶體管T4開啟,啟動信號STV進(jìn)入鎖存電路100;當(dāng)鎖存信號CKV1低電平有效時,第一晶體管T1開啟,鎖存電路100工作于鎖存狀態(tài),生成鎖存電路100的輸出信號與下級信號NEXT。如圖7所示,在第二實施例中,為了避免第一輸出信號輸出端56輸出的第一輸出信號的下降沿與第二輸出信號輸出端57輸出的第二輸出信號的上升沿出現(xiàn)重疊的情況,增加了控制信號輸入端59輸入的控制信號,并且控制第二時鐘信號CKV3的上升沿比第一時鐘信號CKV2的下降沿延遲一個時序間隙e,控制信號OE的脈沖寬度也等于時序間隙e。與第一實施例不同的是,本實施例中,增加的控制信號輸入端59分別連接第十八晶體管T18的柵極和第十九晶體管T19的柵極,通過控制信號的脈沖波形對第十八晶體管T18、第十九晶體管T19進(jìn)行控制,當(dāng)控制信號OE的脈沖有效是會強行拉低第一輸出信號輸出端56輸出的第一輸出信號和第二輸出信號輸出端57輸出的第二輸出信號;當(dāng)控制信號OE脈沖結(jié)束后,第二輸出信號才開始上升沿,使得第一輸出信號輸出端56輸出的第一輸出信號的下降沿與第二輸出信號輸出端57輸出的第二輸出信號的上升沿之間存在一個時序間隙e的間隔,從而避免了第一輸出信號輸出端56輸出的第一輸出信號的下降沿與第二輸出信號輸出端57輸出的第二輸出信號的上升沿出現(xiàn)重疊的情況。圖8為本發(fā)明第二實施例的驅(qū)動電路的連接示意圖。如圖8所示,本發(fā)明還提供一種驅(qū)動電路,該驅(qū)動電路包括多個級聯(lián)的如圖5和圖6的移位寄存單元、間隙信號引線60、啟動信號引線61、鎖存信號引線62、第一時鐘信號引線63、第二時鐘信號引線64、重置信號引線65、輸出信號引線66以及下級信號引線67。其中,上一級移位寄存單元的下級信號輸出端58電連接下一級移位寄存單元的啟動信號輸入端51,間隙信號引線60被配置為傳輸控制信號OE,啟動信號引線61被配置為傳輸啟動信號STV,鎖存信號引線62被配置為傳輸鎖存信號CKV1,第一時鐘信號引線63被配置為傳輸?shù)谝粫r鐘信號CKV2,第二時鐘信號引線64被配置為傳輸?shù)诙r鐘信號CKV3,重置信號引線65被配置為傳輸重置信號,輸出信號引線66被配置為傳輸?shù)谝惠敵鲂盘朑out1和第二輸出信號Gout2,下級信號引線67被配置為傳輸下級信號NEXT(參見圖7)。與第一實施例不同的是,本實施例中,所有的控制信號輸入端59分別連接到間隙信號引線60引入控制信號的脈沖。
沿第一方向排列的相鄰的三個移位寄存單元被配置為一個第二移位寄存組,每個第二移位寄存組中沿第一方向的第一個移位寄存單元的啟動信號輸入端51電連接啟動信號引線61,鎖存信號輸入端52電連接鎖存信號引線62,第一時鐘信號輸入端53電連接第一時鐘信號引線63,第二時鐘信號輸入端54電連接第二時鐘信號引線64,重置信號輸入端55電連接重置信號引線65,第一輸出信號輸出端56、第二輸出信號輸出端57電連接輸出信號引線66,控制信號輸入端59電連接間隙信號引線60,下級信號輸出端58電連接下級信號引線67。
每個第二移位寄存組中沿第一方向的第二個移位寄存單元的啟動信號輸入端51電連接下級信號引線67,鎖存信號輸入端52電連接第二時鐘信號引線64,第一時鐘信號輸入端53電連接鎖存信號引線62,第二時鐘信號輸入端54電連接第一時鐘信號引線63,重置信號輸入端55電連接重置信號引線65,第一輸出信號輸出端56、第二輸出信號輸出端57電連接輸出信號引線66,控制信號輸入端59電連接間隙信號引線60,下級信號輸出端58電連接下級信號引線67。
每個第二移位寄存組中沿第一方向的第三個移位寄存單元的啟動信號輸入端51電連接下級信號引線67,鎖存信號輸入端52電連接第一時鐘信號引線63,第一時鐘信號輸入端53電連接第二時鐘信號引線64,第二時鐘信號輸入端54電連接鎖存信號引線62,重置信號輸入端55電連接重置信號引線65,第一輸出信號輸出端56、第二輸出信號輸出端57電連接輸出信號引線66,控制信號輸入端59電連接間隙信號引線60,下級信號輸出端58電連接下級信號引線67。間隙信號引線60傳輸脈沖信號,第一時鐘信號的高電平終止時刻領(lǐng)先于第二時鐘信號的高電平起始時刻一個脈沖信號的脈沖寬度。通過對本發(fā)明的驅(qū)動電路進(jìn)行24級級聯(lián)仿真,其輸出信號無異常,在大大減少TFT器件的提前下,可以實現(xiàn)同樣的電路驅(qū)動效果。
在一個優(yōu)選實施例中,第一時鐘信號引線63傳輸?shù)谝粫r鐘信號,第二時鐘信號引線64傳輸?shù)诙r鐘信號,第一時鐘信號和第二時鐘信號在一個周期內(nèi)的前三分之一的周期為低電平電位,中間三分之一的周期為高電平電位,后三分之一的周期為低電平電位。
本發(fā)明還提供一種顯示裝置,包括顯示區(qū)域以及包圍顯示區(qū)域的邊框區(qū)域,顯示區(qū)域包括多條掃描線、多條數(shù)據(jù)線和由掃描線、數(shù)據(jù)線合圍而成的陣列型像素區(qū)域,顯示區(qū)域至少一側(cè)的邊框區(qū)域設(shè)置如圖8所示的驅(qū)動電路,以控制掃描線的信號輸出時序,其原理和效果如前所述,此處不再贅述。
綜上所述,本發(fā)明的移位寄存單元、驅(qū)動電路以及顯示裝置能夠大幅減少了TFT器件數(shù)目,以實現(xiàn)窄邊框,并且降低功耗。
以上內(nèi)容是結(jié)合具體的優(yōu)選實施方式對本發(fā)明所作的進(jìn)一步詳細(xì)說明,不能認(rèn)定本發(fā)明的具體實施只局限于這些說明。對于本發(fā)明所屬技術(shù)領(lǐng)域的普通技術(shù)人員來說,在不脫離本發(fā)明構(gòu)思的前提下,還可以做出若干簡單推演或替換,都應(yīng)當(dāng)視為屬于本發(fā)明的保護范圍。