1.一種移位寄存單元，包括：鎖存電路、第一運算電路以及第二運算電路，其特征在于：
所述第一運算電路的輸入端和第二運算電路的輸入端分別電連接在所述鎖存電路的輸出端；所述第一運算電路的輸出端電連接所述移位寄存單元的第一輸出信號輸出端，所述第二運算電路的輸出端電連接所述移位寄存單元的第二輸出信號輸出端；
所述鎖存電路包括第一晶體管、第一反相器、第二反相器、第三反相器以及第四晶體管；所述第一反相器的輸出端電連接所述第一晶體管的柵極，所述第一晶體管的第一極電連接所述第二反相器的輸入端，所述第一晶體管的第二極分別電連接所述第三反相器的輸出端和所述移位寄存單元的下級信號輸出端，所述第二反相器的輸出端電連接所述第三反相器的輸入端，且所述第二反相器的輸出端被配置為所述鎖存電路的輸出端，所述第一反相器的輸入端和所述第四晶體管的柵極分別電連接所述移位寄存單元的鎖存信號輸入端，所述第四晶體管的第一極電連接所述移位寄存單元的啟動信號輸入端，所述第四晶體管的第二極電連接所述第二反相器的輸入端；
所述第一運算電路包括第二晶體管、第一下拉器件以及第四反相器，所述第二晶體管的柵極電連接所述移位寄存單元的第一時鐘信號輸入端，所述第二晶體管的第一極電連接所述第一運算電路的輸入端，所述第一下拉器件和所述第四反相器的輸入端分別電連接所述第二晶體管的第二極；
所述第二運算電路包括第三晶體管、第二下拉器件以及第五反相器，所述第三晶體管的柵極電連接所述移位寄存單元的第二時鐘信號輸入端，所述第三晶體管的第一極電連接所述第二運算電路的輸入端，所述第二下拉器件和所述第五反相器的輸入端分別電連接所述第三晶體管的第二極。
2.根據(jù)權(quán)利要求1所述的移位寄存單元，其特征在于，還包括重啟電路、第一電位以及第二電位，所述第一電位為高電平，所述第二電位為低電平；
所述重啟電路包括第五晶體管，所述第五晶體管的柵極電連接所述移位寄存單元的重置信號輸入端，所述第五晶體管的第一極電連接所述鎖存電路的輸出端，所述第五晶體管的第二極電連接所述第一電位。
3.根據(jù)權(quán)利要求2所述的移位寄存單元，其特征在于，所述第一下拉器件包括第六晶體管，所述第六晶體管的柵極電連接所述第二運算電路的輸出端，所述第六晶體管的第一極電連接所述第二晶體管的第二極，所述第六晶體管的第二極電連接所述第一電位；
所述第二下拉器件包括第七晶體管，所述第七晶體管的柵極連接所述移位寄存單元的控制信號輸入端，所述第七晶體管的第一極電連接所述第三晶體管的第二極，所述第七晶體管的第二極電連接所述第一電位。
4.根據(jù)權(quán)利要求3所述的移位寄存單元，其特征在于，所述第一晶體管、第二晶體管、第三體晶管、第四體晶管、第六晶體管、第七晶體管均為N溝道型晶體管；所述第五晶體管為P溝道型晶體管。
5.根據(jù)權(quán)利要求2所述的移位寄存單元，其特征在于，所述第一下拉器件包括第十八晶體管，所述第十八晶體管的柵極電連接所述移位寄存單元的控制信號輸入端，所述第十八晶體管的第一極電連接所述第二晶體管的第二極，所述第十八晶體管的第二極電連接所述第一電位；
所述第二下拉器件包括第十九晶體管，所述第十九晶體管的柵極電連接所述移位寄存單元的控制信號輸入端，所述第十九晶體管的第一極電連接所述第三晶體管的第二極，所述第十九晶體管的第二極電連接所述第一電位。
6.根據(jù)權(quán)利要求5所述的移位寄存單元，其特征在于，所述第一晶體管、第二晶體管、第三體晶管、第四體晶管、第十八晶體管、第十九晶體管均為N溝道型晶體管；所述第五晶體管為P溝道型晶體管。
7.根據(jù)權(quán)利要求3或5所述的移位寄存單元，其特征在于，所述第一反相器包括第八晶體管和第九晶體管，所述第八晶體管的柵極和所述第九晶體管的柵極連接于第一節(jié)點，所述第一節(jié)點被配置為所述第一反相器的輸入端，所述第八晶體管的第一極電連接所述第一電位，所述第九晶體管的第一極電連接所述第二電位，所述第八晶體管的第二極和所述第九晶體管的第二極連接于第二節(jié)點，所述第二節(jié)點被配置為所述第一反相器的輸出端；
所述第二反相器包括第十晶體管和第十一晶體管，所述第十晶體管的柵極和所述第十一晶體管的柵極連接于第三節(jié)點，所述第三節(jié)點被配置為所述第二反相器的輸入端，所述第十晶體管的第一極電連接所述第一電位，所述第十一晶體管的第一極電連接所述第二電位，所述第十晶體管的第二極和所述第十一晶體管的第二極連接于第四節(jié)點，所述第四節(jié)點被配置為所述第二反相器的輸出端；
所述第三反相器包括第十二晶體管和第十三晶體管，所述第十二晶體管的柵極和所述第十三晶體管的柵極連接于第五節(jié)點，所述第五節(jié)點被配置為所述第三反相器的輸入端，所述第十二晶體管的第一極電連接所述第二電位，所述第十三晶體管的第一極電連接所述第一電位，所述第十二晶體管的第二極和所述第十三晶體管的第二極連接于第六節(jié)點，所述第六節(jié)點被配置為所述第三反相器的輸出端；
所述第四反相器包括第十四晶體管和第十五晶體管，所述第十四晶體管的柵極和所述第十五晶體管的柵極連接于第七節(jié)點，所述第七節(jié)點被配置為所述第四反相器的輸入端，所述第十四晶體管的第一極電連接所述第一電位，所述第十五晶體管的第一極電連接所述第二電位，所述第十四晶體管的第二極和所述第十五晶體管的第二極連接于第八節(jié)點，所述第八節(jié)點被配置為所述第四反相器的輸出端；
所述第五反相器包括第十六晶體管和第十七晶體管，所述第十六晶體管的柵極和所述第十七晶體管的柵極連接于第九節(jié)點，所述第九節(jié)點被配置為所述第五反相器的輸入端，所述第十六晶體管的第一極電連接所述第一電位，所述第十七晶體管的第一極電連接所述第二電位，所述第十六晶體管的第二極和所述第十七晶體管的第二極連接于第十節(jié)點，所述第十節(jié)點被配置為所述第五反相器的輸出端；
所述第九體晶管、第十一晶體管、第十二晶體管、第十五晶體管、第十七晶體管均為N溝道型晶體管；所述第八晶體管、第十體管、第十三體管、第十四晶體管、第十六晶體管均為P溝道型晶體管。
8.一種驅(qū)動電路，其特征在于：包括多級如權(quán)利要求3或5所述的移位寄存單元，上一級所述移位寄存單元的下級信號輸出端電連接下一級所述移位寄存單元的啟動信號輸入端。
9.根據(jù)權(quán)利要求8所述的驅(qū)動電路，其特征在于，所述驅(qū)動電路包括啟動信號引線、鎖存信號引線、第一時鐘信號引線、第二時鐘信號引線、重置信號引線、輸出信號引線以及下級信號引線。
10.根據(jù)權(quán)利要求9所述的驅(qū)動電路，其特征在于，所述驅(qū)動電路包括多個級聯(lián)的如權(quán)利要求3所述的移位寄存單元；
沿第一方向排列的相鄰的三個移位寄存單元被配置為一個第一移位寄存組，每個第一移位寄存組中沿第一方向的第一個所述移位寄存單元的所述啟動信號輸入端電連接所述啟動信號引線，所述鎖存信號輸入端電連接所述鎖存信號引線，所述第一時鐘信號輸入端電連接所述第一時鐘信號引線，所述第二時鐘信號輸入端電連接所述第二時鐘信號引線，所述重置信號輸入端電連接所述重置信號引線，所述第一輸出信號輸出端、所述第二輸出信號輸出端以及所述控制信號輸入端電連接所述輸出信號引線，所述下級信號輸出端電連接所述下級信號引線；
每個第一移位寄存組中沿第一方向的第二個所述移位寄存單元的所述啟動信號輸入端電連接所述下級信號引線，所述鎖存信號輸入端電連接所述第二時鐘信號引線，所述第一時鐘信號輸入端電連接所述鎖存信號引線，所述第二時鐘信號輸入端電連接所述第一時鐘信號引線，所述重置信號輸入端電連接所述重置信號引線，所述第一輸出信號輸出端、所述第二輸出信號輸出端以及所述控制信號輸入端電連接所述輸出信號引線，所述下級信號輸出端電連接所述下級信號引線；
每個第一移位寄存組中沿第一方向的第三個所述移位寄存單元的所述啟動信號輸入端電連接所述下級信號引線，所述鎖存信號輸入端電連接所述第一時鐘信號引線，所述第一時鐘信號輸入端電連接所述第二時鐘信號引線，所述第二時鐘信號輸入端電連接所述鎖存信號引線，所述重置信號輸入端電連接所述重置信號引線，所述第一輸出信號輸出端、所述第二輸出信號輸出端以及所述控制信號輸入端電連接所述輸出信號引線，所述下級信號輸出端電連接所述下級信號引線。
11.根據(jù)權(quán)利要求9所述的驅(qū)動電路，其特征在于，所述驅(qū)動電路包括多個級聯(lián)的如權(quán)利要求5所述的移位寄存單元及間隙信號引線；
沿第一方向排列的相鄰的三個移位寄存單元被配置為一個第二移位寄存組，每個第二移位寄存組中沿第一方向的第一個所述移位寄存單元的所述啟動信號輸入端電連接所述啟動信號引線，所述鎖存信號輸入端電連接所述鎖存信號引線，所述第一時鐘信號輸入端電連接所述第一時鐘信號引線，所述第二時鐘信號輸入端電連接所述第二時鐘信號引線，所述重置信號輸入端電連接所述重置信號引線，所述第一輸出信號輸出端、所述第二輸出信號輸出端電連接所述輸出信號引線，所述控制信號輸入端電連接所述間隙信號引線，所述下級信號輸出端電連接所述下級信號引線；
每個第二移位寄存組中沿第一方向的第二個所述移位寄存單元的所述啟動信號輸入端電連接所述下級信號引線，所述鎖存信號輸入端電連接所述第二時鐘信號引線，所述第一時鐘信號輸入端電連接所述鎖存信號引線，所述第二時鐘信號輸入端電連接所述第一時鐘信號引線，所述重置信號輸入端電連接所述重置信號引線，所述第一輸出信號輸出端、所述第二輸出信號輸出端電連接所述輸出信號引線，所述控制信號輸入端電連接所述間隙信號引線，所述下級信號輸出端電連接所述下級信號引線；
每個第二移位寄存組中沿第一方向的第三個所述移位寄存單元的所述啟動信號輸入端電連接所述下級信號引線，所述鎖存信號輸入端電連接所述第一時鐘信號引線，所述第一時鐘信號輸入端電連接所述第二時鐘信號引線，所述第二時鐘信號輸入端電連接所述鎖存信號引線，所述重置信號輸入端電連接所述重置信號引線，所述第一輸出信號輸出端、所述第二輸出信號輸出端電連接所述輸出信號引線，所述控制信號輸入端電連接所述間隙信號引線，所述下級信號輸出端電連接所述下級信號引線；
所述間隙信號引線傳輸脈沖信號，所述第一時鐘信號的高電平終止時刻領(lǐng)先于所述第二時鐘信號的高電平起始時刻一個所述脈沖信號的脈沖寬度。
12.根據(jù)權(quán)利要求10或11所述的驅(qū)動電路，其特征在于，所述第一時鐘信號引線傳輸?shù)谝粫r鐘信號，所述第二時鐘信號引線傳輸?shù)诙r鐘信號，所述第一時鐘信號和第二時鐘信號在一個周期內(nèi)的前三分之一的周期為低電平電位，中間三分之一的周期為高電平電位，后三分之一的周期為低電平電位。
13.一種顯示裝置，包括顯示區(qū)域以及包圍所述顯示區(qū)域的邊框區(qū)域，所述顯示區(qū)域包括多條掃描線、多條數(shù)據(jù)線和由所述掃描線、數(shù)據(jù)線合圍而成的陣列型像素區(qū)域，其特征在于：所述顯示區(qū)域至少一側(cè)的所述邊框區(qū)域設(shè)置如權(quán)利要求8至12中任意一項所述的驅(qū)動電路，以控制所述掃描線的信號輸出時序。