本發(fā)明涉及顯示技術領域，特別涉及一種移位寄存器、其驅動方法、柵極驅動電路及顯示面板。

背景技術：

隨著顯示技術的飛速發(fā)展，顯示面板越來越向著高集成度和低成本的方向發(fā)展。其中，陣列基板行驅動(Gate Driver on Array，GOA)技術將薄膜晶體管(Thin Film Transistor，TFT)柵極開關電路集成在顯示面板的陣列基板上以形成對顯示面板的每個像素中的顯示TFT進行掃描驅動。

目前，顯示面板一般采用圖1所示結構中的顯示晶體管TFT1為像素充電，顯示晶體管TFT1對應的移位寄存器輸出的驅動信號的時序圖如圖2所示。其中，在顯示一幀時間One Frame內，顯示晶體管TFT1僅在驅動信號為高電位時開始，即時間t時開啟，其余時間均為關閉狀態(tài)。由于顯示晶體管TFT1需要承受負向高溫與光照偏置影響，導致顯示晶體管TFT1的閾值電壓會負向漂移，嚴重時甚至會導致顯示晶體管TFT1不能正常關閉，從而造成顯示異常。為了對顯示晶體管TFT1進行負向高溫與光照偏置的補償，技術人員在顯示面板中的每個像素中分別設置兩個顯示晶體管，如圖3所示，顯示面板還包括：多個像素單元、與每行像素單元對應的兩條柵線Gate1a、Gate1b以及與每列像素對應的數據線Data；其中，每個像素單元包括：顯示晶體管TFT1a與顯示晶體管TFT1b。顯示晶體管TFT1a的柵極與柵線Gate1a相連，源極與數據線Data相連用于接收數據線Data上的數據信號，漏極與顯示晶體管TFT1b的源極相連，顯示晶體管TFT1b的柵極與柵線Gate1b相連，漏極用于向像素單元中的像素電極提供數據信號。圖3所示顯示面板中顯示晶體管TFT1a與顯示晶 體管TFT1b對應的掃描信號的時序如圖4所示，其中G1a為對應顯示晶體管TFT1a的掃描信號，G1b為對應顯示晶體管TFT1b的掃描信號，具體工作過程為：在一幀時間F1的F11階段內，顯示晶體管TFT1a的柵極與顯示晶體管TFT1b的柵極均為高電位，以向像素電極輸入數據信號；在F12階段內，顯示晶體管TFT1a的柵極為低電位，顯示晶體管TFT1b的柵極為高電位，以停止向像素電極輸入數據信號，并且可以保證顯示晶體管TFT1b的柵極為高電位，以實現對顯示晶體管TFT1b負向高溫與光照偏置的補償。同理，在下一幀時間內，G1a與G1b的電位相反，以實現向像素電極輸入數據信號以及對顯示晶體管TFT1a負向高溫與光照偏置的補償的功能。

因此，如何設計移位寄存器的結構滿足圖3所示顯示面板中的兩行柵線的掃描信號的需求，是本領域技術人員亟需解決的問題。

技術實現要素：

本發(fā)明實施例提供一種移位寄存器、其驅動方法、柵極驅動電路及顯示面板，用以提供一種新結構的移位寄存器以向顯示面板中的兩行柵線提供驅動信號。

因此，本發(fā)明實施例提供了一種移位寄存器，包括：第一控制模塊、第二控制模塊、第三控制模塊、輸入模塊、第一復位模塊、第一驅動信號輸出模塊、第二驅動信號輸出模塊以及級聯信號輸出模塊；其中，

所述第一控制模塊分別與第一控制信號端、第一參考信號端、第一節(jié)點、第二節(jié)點以及第三節(jié)點相連；所述第一控制模塊用于在所述第一控制信號端的控制下將所述第一控制信號端的信號提供給所述第二節(jié)點，分別在所述第一節(jié)點的信號與所述第三節(jié)點的信號的控制下將所述第一參考信號端的信號提供給所述第二節(jié)點；

所述第二控制模塊分別與第二控制信號端、所述第一參考信號端、所述第一節(jié)點、所述第二節(jié)點以及所述第三節(jié)點相連；所述第二控制模塊用于在所述 第二控制信號端的控制下將所述第二控制信號端的信號提供給所述第三節(jié)點，分別在所述第一節(jié)點的信號與所述第二節(jié)點的信號的控制下將所述第一參考信號端的信號提供給所述第三節(jié)點；

所述第三控制模塊分別與所述第一參考信號端、所述第一節(jié)點、所述第二節(jié)點以及所述第三節(jié)點相連；所述第三控制模塊用于分別在所述第二節(jié)點的信號與所述第三節(jié)點的信號的控制下將所述第一參考信號端的信號提供給所述第一節(jié)點；

所述輸入模塊分別與輸入信號端以及所述第一節(jié)點相連；所述輸入模塊用于在所述輸入信號端的控制下將所述輸入信號端的信號提供給所述第一節(jié)點；

所述第一復位模塊分別與第一復位信號端、所述第一參考信號端以及所述第一節(jié)點相連；所述第一復位模塊用于在所述第一復位信號端的控制下將所述第一參考信號端的信號提供給所述第一節(jié)點；

所述第一驅動信號輸出模塊分別與時鐘信號端、第二參考信號端、所述第一節(jié)點、所述第二節(jié)點、所述第三節(jié)點以及所述移位寄存器的第一驅動信號輸出端相連；所述第一驅動信號輸出模塊用于在所述第一節(jié)點的信號的控制下將所述時鐘信號端的信號提供給所述第一驅動信號輸出端，在所述第一節(jié)點處于浮接狀態(tài)時，保持所述第一節(jié)點與所述第一驅動信號輸出端之間的電壓差穩(wěn)定，以及分別在所述第二節(jié)點的信號與所述第三節(jié)點的信號的控制下將所述第二參考信號端的信號提供給所述第一驅動信號輸出端；

所述第二驅動信號輸出模塊分別與所述時鐘信號端、第三參考信號端、所述第一節(jié)點、所述第二節(jié)點、所述第三節(jié)點以及所述移位寄存器的第二驅動信號輸出端相連；所述第二驅動信號輸出模塊用于在所述第一節(jié)點的信號的控制下將所述時鐘信號端的信號提供給所述第二驅動信號輸出端，在所述第一節(jié)點處于浮接狀態(tài)時，保持所述第一節(jié)點與所述第二驅動信號輸出端之間的電壓差穩(wěn)定，以及分別在所述第二節(jié)點的信號與所述第三節(jié)點的信號的控制下將所述第三參考信號端的信號提供給所述第二驅動信號輸出端；

所述級聯信號輸出模塊分別與所述時鐘信號端、所述第一參考信號端、所述第一節(jié)點、所述第二節(jié)點、所述第三節(jié)點以及所述移位寄存器的級聯信號輸出端相連；所述級聯信號輸出模塊用于在所述第一節(jié)點的信號的控制下將所述時鐘信號端的信號提供給所述級聯信號輸出端，以及分別在所述第二節(jié)點的信號與所述第三節(jié)點的信號的控制下將所述第一參考信號端的信號提供給所述級聯信號輸出端。

優(yōu)選地，在本發(fā)明實施例提供的上述移位寄存器中，所述第一控制模塊包括：第一開關晶體管、第二開關晶體管以及第三開關晶體管；其中，

所述第一開關晶體管的柵極和源極均與所述第一控制信號端相連，漏極與所述第二節(jié)點相連；

所述第二開關晶體管的柵極與所述第一節(jié)點相連，源極與所述第一參考信號端相連，漏極與所述第二節(jié)點相連；

所述第三開關晶體管的柵極與所述第三節(jié)點相連，源極與所述第一參考信號端相連，漏極與所述第二節(jié)點相連。

優(yōu)選地，在本發(fā)明實施例提供的上述移位寄存器中，所述第二控制模塊包括：第四開關晶體管、第五開關晶體管以及第六開關晶體管；其中，

所述第四開關晶體管的柵極和源極均與所述第二控制信號端相連，漏極與所述第三節(jié)點相連；

所述第五開關晶體管的柵極與所述第一節(jié)點相連，源極與所述第一參考信號端相連，漏極與所述第三節(jié)點相連；

所述第六開關晶體管的柵極與所述第二節(jié)點相連，源極與所述第一參考信號端相連，漏極與所述第三節(jié)點相連。

優(yōu)選地，在本發(fā)明實施例提供的上述移位寄存器中，所述第三控制模塊包括：第七開關晶體管與第八開關晶體管；其中，

所述第七開關晶體管的柵極與所述第二節(jié)點相連，源極與所述第一參考信號端相連，漏極與所述第一節(jié)點相連；

所述第八開關晶體管的柵極與所述第三節(jié)點相連，源極與所述第一參考信號端相連，漏極與所述第一節(jié)點相連。

優(yōu)選地，在本發(fā)明實施例提供的上述移位寄存器中，所述第一驅動信號輸出模塊包括：第九開關晶體管、第十開關晶體管、第十一開關晶體管以及第一電容；其中，

所述第九開關晶體管的柵極與所述第一節(jié)點相連，源極與所述時鐘信號端相連，漏極與所述第一驅動信號輸出端相連；

所述第十開關晶體管的柵極與所述第二節(jié)點相連，源極與所述第二參考信號端相連，漏極與所述第一驅動信號輸出端相連；

所述第十一開關晶體管的柵極與所述第三節(jié)點相連，源極與所述第二參考信號端相連，漏極與所述第一驅動信號輸出端相連；

所述第一電容的第一端與所述第一節(jié)點相連，第二端與所述第一驅動信號輸出端相連；和/或，

所述第二驅動信號輸出模塊包括：第十二開關晶體管、第十三開關晶體管、第十四開關晶體管以及第二電容；其中，

所述第十二開關晶體管的柵極與所述第一節(jié)點相連，源極與所述時鐘信號端相連，漏極與所述第二驅動信號輸出端相連；

所述第十三開關晶體管的柵極與所述第二節(jié)點相連，源極與所述第三參考信號端相連，漏極與所述第二驅動信號輸出端相連；

所述第十四開關晶體管的柵極與所述第三節(jié)點相連，源極與所述第三參考信號端相連，漏極與所述第二驅動信號輸出端相連；

所述第二電容的第一端與所述第一節(jié)點相連，第二端與所述第二驅動信號輸出端相連。

優(yōu)選地，在本發(fā)明實施例提供的上述移位寄存器中，所述級聯信號輸出模塊包括：第十五開關晶體管、第十六開關晶體管以及第十七開關晶體管；其中，

所述第十五開關晶體管的柵極與所述第一節(jié)點相連，源極與所述時鐘信號 端相連，漏極與所述級聯信號輸出端相連；

所述第十六開關晶體管的柵極與所述第二節(jié)點相連，源極與所述第一參考信號端相連，漏極與所述級聯信號輸出端相連；

所述第十七開關晶體管的柵極與所述第三節(jié)點相連，源極與所述第一參考信號端相連，漏極與所述級聯信號輸出端相連。

優(yōu)選地，在本發(fā)明實施例提供的上述移位寄存器中，所述輸入模塊包括：第十八開關晶體管；其中，所述第十八開關晶體管的柵極和漏極均與所述輸入信號端相連，源極與所述第一節(jié)點相連；和/或，

所述第一復位模塊包括：第十九開關晶體管；其中，所述第十九開關晶體管的柵極與所述第一復位信號端相連，源極與所述第一參考信號端相連，漏極與所述第一節(jié)點相連。

相應地，本發(fā)明實施例還提供了一種柵極驅動電路，包括級聯的多個本發(fā)明實施例提供的上述任一種移位寄存器；其中，

第一級移位寄存器的輸入信號端與幀觸發(fā)信號端相連；

除第一級移位寄存器之外，其余各級移位寄存器的輸入信號端分別與其連接的上一級移位寄存器的級聯信號輸出端相連；

相鄰的三個移位寄存器中，第一個移位寄存器的第一復位信號端與第三個移位寄存器的級聯信號輸出端相連。

相應地，本發(fā)明實施例還提供了一種顯示面板，包括：多個具有第一柵線與第二柵線的柵線組，還包括本發(fā)明實施例提供的上述柵極驅動電路；其中，

每一柵線組對應所述柵極驅動電路中的一個移位寄存器；

屬于同一柵線組的第一柵線與對應的移位寄存器的第一驅動信號輸出端相連，第二柵線與所述對應的移位寄存器的第二驅動信號輸出端相連。

相應地，本發(fā)明實施例還提供了一種本發(fā)明實施例提供的上述任一種移位寄存器的驅動方法，包括：第一階段和第二階段；其中，

在所述第一階段，在所述輸入模塊、所述第一控制模塊、所述第二控制模 塊、所述級聯信號輸出模塊、所述第一驅動信號輸出模塊以及所述第二驅動信號輸出模塊中相互組合的作用下，使所述第一驅動信號輸出端的電位與所述第二驅動信號輸出端的電位相同；

在所述第二階段，在所述第一控制模塊、所述第二控制模塊、所述第三控制模塊、所述第一復位模塊、所述級聯信號輸出模塊、所述第一驅動信號輸出模塊以及所述第二驅動信號輸出模塊中相互組合的作用下，使所述第一驅動信號輸出端的電位與所述第二驅動信號輸出端的電位相反。

本發(fā)明實施例提供一種移位寄存器、其驅動方法、柵極驅動電路及顯示面板，包括：第一控制模塊、第二控制模塊、第三控制模塊、輸入模塊、第一復位模塊、第一驅動信號輸出模塊、第二驅動信號輸出模塊以及級聯信號輸出模塊；其中，第一控制模塊用于在第一控制信號端的控制下將第一控制信號端的信號提供給第二節(jié)點，分別在第一節(jié)點的信號與第三節(jié)點的信號的控制下將第一參考信號端的信號提供給第二節(jié)點；第二控制模塊用于在第二控制信號端的控制下將第二控制信號端的信號提供給第三節(jié)點，分別在第一節(jié)點的信號與第二節(jié)點的信號的控制下將第一參考信號端的信號提供給第三節(jié)點；第三控制模塊用于分別在第二節(jié)點的信號與第三節(jié)點的信號的控制下將第一參考信號端的信號提供給第一節(jié)點；輸入模塊用于在輸入信號端的控制下將輸入信號端的信號提供給第一節(jié)點；第一復位模塊用于在第一復位信號端的控制下將第一參考信號端的信號提供給第一節(jié)點；第一驅動信號輸出模塊用于在第一節(jié)點的信號的控制下將時鐘信號端的信號提供給第一驅動信號輸出端，在第一節(jié)點處于浮接狀態(tài)時，保持第一節(jié)點與第一驅動信號輸出端之間的電壓差穩(wěn)定，以及分別在第二節(jié)點的信號與第三節(jié)點的信號的控制下將第二參考信號端的信號提供給第一驅動信號輸出端；第二驅動信號輸出模塊用于在第一節(jié)點的信號的控制下將時鐘信號端的信號提供給第二驅動信號輸出端，在第一節(jié)點處于浮接狀態(tài)時，保持第一節(jié)點與第二驅動信號輸出端之間的電壓差穩(wěn)定，以及分別在第二節(jié)點的信號與第三節(jié)點的信號的控制下將第三參考信號端的信號提供給第 二驅動信號輸出端；級聯信號輸出模塊用于在第一節(jié)點的信號的控制下將時鐘信號端的信號提供給級聯信號輸出端，以及分別在第二節(jié)點的信號與第三節(jié)點的信號的控制下將第一參考信號端的信號提供給級聯信號輸出端。因此通過上述八個模塊的相互配合，提供了一種新的移位寄存器，從而可以輸出兩種驅動信號。

附圖說明

圖1為現有技術中的顯示面板的結構示意圖之一；

圖2為圖1所示的顯示面板的掃描信號的示意圖；

圖3為現有技術中的顯示面板的結構示意圖之二；

圖4為圖3所示的顯示面板的掃描信號的示意圖

圖5a為本發(fā)明實施例提供的移位寄存器的結構示意圖之一；

圖5b為本發(fā)明實施例提供的移位寄存器的結構示意圖之二；

圖6a為圖5a所示的移位寄存器的具體結構示意圖；

圖6b為圖5b所示的移位寄存器的具體結構示意圖；

圖7為圖6b所示的移位寄存器的輸入輸出的電路時序圖；

圖8為本發(fā)明實施例提供的驅動方法的流程圖；

圖9為本發(fā)明實施例提供的柵極驅動電路的結構示意圖。

具體實施方式

下面結合附圖，對本發(fā)明實施例提供的移位寄存器、其驅動方法、柵極驅動電路及顯示面板的具體實施方式進行詳細的說明。應當理解，此處所描述的優(yōu)選實施例僅用于說明和解釋本發(fā)明，并不用于限定本發(fā)明。并且在不沖突的情況下，本申請中的實施例及實施例中的特征可以相互組合。

本發(fā)明實施例提供了一種移位寄存器，如圖5a所示，包括：第一控制模塊1、第二控制模塊2、第三控制模塊3、輸入模塊4、第一復位模塊5、第一 驅動信號輸出模塊6、第二驅動信號輸出模塊7以及級聯信號輸出模塊8；其中，

第一控制模塊1分別與第一控制信號端CS1、第一參考信號端VSS1、第一節(jié)點A、第二節(jié)點B以及第三節(jié)點C相連；第一控制模塊1用于在第一控制信號端CS1的控制下將第一控制信號端CS1的信號提供給第二節(jié)點B，分別在第一節(jié)點A的信號與第三節(jié)點C的信號的控制下將第一參考信號端VSS1的信號提供給第二節(jié)點B；

第二控制模塊2分別與第二控制信號端CS2、第一參考信號端VSS1、第一節(jié)點A、第二節(jié)點B以及第三節(jié)點C相連；第二控制模塊2用于在第二控制信號端CS2的控制下將第二控制信號端CS2的信號提供給第三節(jié)點C，分別在第一節(jié)點A的信號與第二節(jié)點B的信號的控制下將第一參考信號端VSS1的信號提供給第三節(jié)點C；

第三控制模塊3分別與第一參考信號端VSS1、第一節(jié)點A、第二節(jié)點B以及第三節(jié)點C相連；第三控制模塊3用于分別在第二節(jié)點B的信號與第三節(jié)點C的信號的控制下將第一參考信號端VSS1的信號提供給第一節(jié)點A；

輸入模塊4分別與輸入信號端Input以及第一節(jié)點A相連；輸入模塊4用于在輸入信號端Input的控制下將輸入信號端Input的信號提供給第一節(jié)點A；

第一復位模塊5分別與第一復位信號端RST1、第一參考信號端VSS1以及第一節(jié)點A相連；第一復位模塊5用于在第一復位信號端RST1的控制下將第一參考信號端VSS1的信號提供給第一節(jié)點A；

第一驅動信號輸出模塊6分別與時鐘信號端CLK、第二參考信號端VSS2、第一節(jié)點A、第二節(jié)點B、第三節(jié)點C以及移位寄存器的第一驅動信號輸出端Output1相連；第一驅動信號輸出模塊6用于在第一節(jié)點A的信號的控制下將時鐘信號端CLK的信號提供給第一驅動信號輸出端Output1，在第一節(jié)點A處于浮接狀態(tài)時，保持第一節(jié)點A與第一驅動信號輸出端Output1之間的電壓差穩(wěn)定，以及分別在第二節(jié)點B的信號與第三節(jié)點C的信號的控制下將第二參 考信號端VSS2的信號提供給第一驅動信號輸出端Output1；

第二驅動信號輸出模塊7分別與時鐘信號端CLK、第三參考信號端VSS3、第一節(jié)點A、第二節(jié)點B、第三節(jié)點C以及移位寄存器的第二驅動信號輸出端Output2相連；第二驅動信號輸出模塊7用于在第一節(jié)點A的信號的控制下將時鐘信號端CLK的信號提供給第二驅動信號輸出端Output2，在第一節(jié)點A處于浮接狀態(tài)時，保持第一節(jié)點A與第二驅動信號輸出端Output2之間的電壓差穩(wěn)定，以及分別在第二節(jié)點B的信號與第三節(jié)點C的信號的控制下將第三參考信號端VSS3的信號提供給第二驅動信號輸出端Output2；

級聯信號輸出模塊8分別與時鐘信號端CLK、第一參考信號端VSS1、第一節(jié)點A、第二節(jié)點B、第三節(jié)點C以及移位寄存器的級聯信號輸出端Output3相連；級聯信號輸出模塊8用于在第一節(jié)點A的信號的控制下將時鐘信號端CLK的信號提供給級聯信號輸出端Output3，以及分別在第二節(jié)點B的信號與第三節(jié)點C的信號的控制下將第一參考信號端VSS1的信號提供給級聯信號輸出端Output3。

本發(fā)明實施例提供的上述移位寄存器，通過上述八個模塊的相互配合，提供了一種新的移位寄存器，從而可以輸出兩種驅動信號。

在具體實施時，在本發(fā)明實施例提供的上述移位寄存器中，在輸入信號端的有效脈沖信號的電位為高電位時，第一參考信號端的電位為低電位。在當前預設間隔時長內，第二參考信號端的電位為高電位(或低電位)且第三參考信號端的電位為低電位(或高電位)，以及第一控制信號端的電位為高電位(或低電位)且第二控制信號端的電位為低電位(或高電位)；在下一個預設間隔時長內，第二參考信號端的電位為低電位(或高電位)且第三參考信號端的電位為高電位(或低電位)，以及第一控制信號端的電位為低電位(或高電位)且第二控制信號端的電位為高電位(或低電位)；并在下一個預設間隔時長之后，一直重復執(zhí)行上述當前預設間隔時長和下一個預設間隔時長的工作過程，直至停止顯示。其中，預設間隔時長為顯示N幀的時間。其中，預設間隔時長 為顯示N幀的時間；其中N為大于或等于1的整數。在實際應用中，預設間隔時長的具體時間需要根據實際應用環(huán)境進行設計確定，在此不作限定。

進一步地，為了使第二節(jié)點B的電位與第三節(jié)點C的電位處于穩(wěn)定狀態(tài)，在具體實施時，在本發(fā)明實施例提供的上述移位寄存器中，如圖5b所示，還可以包括：節(jié)點穩(wěn)定模塊9；其中，

節(jié)點穩(wěn)定模塊9分別與輸入信號端Input、第一參考信號端VSS1、第二節(jié)點B以及第三節(jié)點C相連；節(jié)點穩(wěn)定模塊9用于在輸入信號端Input的控制下將第一參考信號端VSS1的信號分別提供給第二節(jié)點B與第三節(jié)點C。

進一步地，為了使第一節(jié)點的電位處于穩(wěn)定狀態(tài)，在具體實施時，在本發(fā)明實施例提供的上述移位寄存器中，如圖5b所示，還可以包括：第二復位模塊10；其中，

第二復位模塊10分別與第二復位信號端RST2、第一參考信號端VSS1以及第一節(jié)點A相連；第二復位模塊10用于在第二復位信號端RST2的控制下將第一參考信號端VSS1的信號提供給第一節(jié)點A。

下面結合具體實施例，對本發(fā)明進行詳細說明。需要說明的是，本實施例是為了更好的解釋本發(fā)明，但不限制本發(fā)明。

具體地，在具體實施時，在本發(fā)明實施例提供的上述移位寄存器中，如圖6a和圖6b所示，第一控制模塊1具體可以包括：第一開關晶體管M1、第二開關晶體管M2以及第三開關晶體管M3；其中，

第一開關晶體管M1的柵極和源極均與第一控制信號端CS1相連，漏極與第二節(jié)點B相連；

第二開關晶體管M2的柵極與第一節(jié)點A相連，源極與第一參考信號端VSS1相連，漏極與第二節(jié)點B相連；

第三開關晶體管M3的柵極與第三節(jié)點C相連，源極與第一參考信號端VSS1相連，漏極與第二節(jié)點B相連。

在具體實施時，在本發(fā)明實施例提供的上述移位寄存器中，一般在工藝制 備時第二開關晶體管的尺寸設置的比第一開關晶體管的尺寸大，這樣設置使得當第一節(jié)點的電位為高電位時，第二開關晶體管在第一節(jié)點的信號的控制下將第一參考信號端的信號提供給第二節(jié)點的速率大于第一開關晶體管在第一控制信號端的控制下將第一控制信號端的信號提供給第二節(jié)點的速率，從而保證第二節(jié)點的電位為低電位。

具體地，在具體實施時，在本發(fā)明實施例提供的上述移位寄存器中，如圖6a和圖6b所示，第二控制模塊2具體可以包括：第四開關晶體管M4、第五開關晶體管M5以及第六開關晶體管M6；其中，

第四開關晶體管M4的柵極和源極均與第二控制信號端CS2相連，漏極與第三節(jié)點C相連；

第五開關晶體管M5的柵極與第一節(jié)點A相連，源極與第一參考信號端VSS1相連，漏極與第三節(jié)點C相連；

第六開關晶體管M6的柵極與第二節(jié)點B相連，源極與第一參考信號端VSS1相連，漏極與第三節(jié)點C相連。

在具體實施時，在本發(fā)明實施例提供的上述移位寄存器中，一般在工藝制備時第五開關晶體管的尺寸設置的比第四開關晶體管的尺寸大，這樣設置使得當第一節(jié)點的電位為高電位時，第五開關晶體管在第一節(jié)點的信號的控制下將第一參考信號端的信號提供給第三節(jié)點的速率大于第四開關晶體管在第二控制信號端的控制下將第二控制信號端的信號提供給第三節(jié)點的速率，從而保證第三節(jié)點的電位為低電位。

具體地，在具體實施時，在本發(fā)明實施例提供的上述移位寄存器中，如圖6a和圖6b所示，第三控制模塊3具體可以包括：第七開關晶體管M7與第八開關晶體管M8；其中，

第七開關晶體管M7的柵極與第二節(jié)點B相連，源極與第一參考信號端VSS1相連，漏極與第一節(jié)點A相連；

第八開關晶體管M8的柵極與第三節(jié)點C相連，源極與第一參考信號端VSS1相連，漏極與第一節(jié)點A相連。

具體地，在具體實施時，在本發(fā)明實施例提供的上述移位寄存器中，如圖6a和圖6b所示，輸入模塊4具體可以包括：第十八開關晶體管M18；其中，

第十八開關晶體管M18的柵極和漏極均與輸入信號端Input相連，源極與第一節(jié)點A相連。

具體地，在具體實施時，在本發(fā)明實施例提供的上述移位寄存器中，如圖6a和圖6b所示，第一復位模塊5具體可以包括：第十九開關晶體管M19；其中，

第十九開關晶體管M19的柵極與第一復位信號端RST1相連，源極與第一參考信號端VSS1相連，漏極與第一節(jié)點A相連。

具體地，在具體實施時，在本發(fā)明實施例提供的上述移位寄存器中，如圖6a和圖6b所示，第一驅動信號輸出模塊6具體可以包括：第九開關晶體管M9、第十開關晶體管M10、第十一開關晶體管M11以及第一電容C1；其中，

第九開關晶體管M9的柵極與第一節(jié)點A相連，源極與時鐘信號端CLK相連，漏極與第一驅動信號輸出端Output1相連；

第十開關晶體管M10的柵極與第二節(jié)點B相連，源極與第二參考信號端VSS2相連，漏極與第一驅動信號輸出端Output1相連；

第十一開關晶體管M11的柵極與第三節(jié)點C相連，源極與第二參考信號端VSS2相連，漏極與第一驅動信號輸出端Output1相連；

第一電容C1的第一端與第一節(jié)點A相連，第二端與第一驅動信號輸出端Output1相連。

具體地，在具體實施時，在本發(fā)明實施例提供的上述移位寄存器中，如圖6a和圖6b所示，第二驅動信號輸出模塊7具體可以包括：第十二開關晶體管M12、第十三開關晶體管M13、第十四開關晶體管M14以及第二電容C2；其中，

第十二開關晶體管M12的柵極與第一節(jié)點A相連，源極與時鐘信號端CLK 相連，漏極與第二驅動信號輸出端Output2相連；

第十三開關晶體管M13的柵極與第二節(jié)點B相連，源極與第三參考信號端VSS3相連，漏極與第二驅動信號輸出端Output2相連；

第十四開關晶體管M14的柵極與第三節(jié)點C相連，源極與第三參考信號端VSS3相連，漏極與第二驅動信號輸出端Output2相連；

第二電容C2的第一端與第一節(jié)點A相連，第二端與第二驅動信號輸出端Output2相連。

具體地，在具體實施時，在本發(fā)明實施例提供的上述移位寄存器中，如圖6a和圖6b所示，級聯信號輸出模塊5具體可以包括：第十五開關晶體管M15、第十六開關晶體管M16以及第十七開關晶體管M17；其中，

第十五開關晶體管M15的柵極與第一節(jié)點A相連，源極與時鐘信號端CLK相連，漏極與級聯信號輸出端Output3相連；

第十六開關晶體管M16的柵極與第二節(jié)點B相連，源極與第一參考信號端VSS1相連，漏極與級聯信號輸出端Output3相連；

第十七開關晶體管M17的柵極與第三節(jié)點C相連，源極與第一參考信號端VSS1相連，漏極與級聯信號輸出端Output3相連。

具體地，在具體實施時，在本發(fā)明實施例提供的上述移位寄存器中，如圖6b所示，節(jié)點穩(wěn)定模塊9具體可以包括：第二十開關晶體管M20與第二十一開關晶體管M21；其中，

第二十開關晶體管M20的柵極與輸入信號端Input相連，源極與第一參考信號端VSS1相連，漏極與第二節(jié)點B相連；

第二十一開關晶體管M21的柵極與輸入信號端Input相連，源極與第一參考信號端VSS1相連，漏極與第三節(jié)點C相連。

具體地，在具體實施時，在本發(fā)明實施例提供的上述移位寄存器中，如圖6b所示，第二復位模塊10具體可以包括：第二十二開關晶體管M22；其中，

第二十二開關晶體管M22的柵極與第二復位信號端RST2相連，源極與第 一參考信號端VSS1相連，漏極與第一節(jié)點A相連。

以上僅是舉例說明移位寄存器中各模塊的具體結構，在具體實施時，上述各模塊的具體結構不限于本發(fā)明實施例提供的上述結構，還可以是本領域技術人員可知的其他結構，在此不作限定。

在具體實施時，在本發(fā)明實施例提供的上述移位寄存器中，如圖6a和圖6b所示，所有開關晶體管均可以為N型開關晶體管，輸入信號端Input的有效脈沖信號為高電位。當然，所有開關晶體管均可以為P型開關晶體管，輸入信號端Input的有效脈沖信號為低電位，并且輸入移位寄存器的其余信號的電位與輸入信號端Input的有效脈沖信號為高電位時的其余信號的電位相反。

進一步的，在具體實施時，在本發(fā)明實施例提供的上述移位寄存器中，N型開關晶體管在高電位作用下導通，在低電位作用下截止；P型開關晶體管在低電位作用下導通，在高電位作用下截止。

需要說明的是，本發(fā)明上述實施例中提到的開關晶體管可以是非晶硅薄膜晶體管(a-Si TFT)，也可以是金屬氧化物半導體場效應管(MOS，Metal Oxide Scmiconductor)，在此不作限定。在具體實施中，這些晶體管的源極和漏極根據晶體管類型以及輸入信號的不同，其功能可以互換，在此不做具體區(qū)分。

下面以圖6b所示的移位寄存器的結構為例，結合電路時序圖對本發(fā)明實施例提供的上述移位寄存器的工作過程作以描述。其中，以預設間隔時長為顯示一幀的時間為例。下述描述中以1表示高電位，0表示低電位，其中，1和0代表其邏輯電位，僅是為了更好的解釋本發(fā)明實施例提供的上述移位寄存器的工作過程，而不是在具體實施時施加在各開關晶體管的柵極上的電位。對應的輸入輸出時序圖如圖7所示，具體地，選取如圖7所示的輸入輸出時序圖中的當前顯示一幀時間T1內的T11與T12兩個階段、以及下一個顯示一幀時間T2內的T21與T22兩個階段。其中，第一參考信號端VSS1的電位為低電位，在當前顯示一幀時間T1內，第二參考信號端VSS2的電位為高電位，第三參考信號端VSS3的電位為低電位；在下一個顯示一幀時間T2內，第二參考信號 端VSS2的電位為低電位，第三參考信號端VSS3的電位為高電位。

在T11階段，前階段，Input＝1，RST1＝0，CLK＝0，CS1＝1，CS2＝0，RST2＝0。

由于Input＝1，因此第十八開關晶體管M18導通并將高電位的輸入信號端Input的信號提供給第一節(jié)點A，使得第一節(jié)點A的電位為高電位，第二開關晶體管M2、第五開關晶體管M5、第九開關晶體管M9、第十二開關晶體管M12以及第十五開關晶體管M15均導通。由于第九開關晶體管M9導通并將低電位的時鐘信號端CLK的信號提供給第一驅動信號輸出端Output1，因此第一驅動信號輸出端Output1為低電位，第一電容C1充電，即第一驅動信號輸出端Output1輸出低電位的第一驅動信號。由于第十二開關晶體管M12導通并將低電位的時鐘信號端CLK的信號提供給第二驅動信號輸出端Output2，因此第二驅動信號輸出端Output2為低電位，第二電容C2充電，即第二驅動信號輸出端Output2輸出低電位的第二驅動信號。由于第十五開關晶體管M15導通并將低電位的時鐘信號端CLK的信號提供給級聯信號輸出端Output3，因此級聯信號輸出端Output3為低電位，即級聯信號輸出端Output3輸出低電位的級聯信號。其中，在實際應用時，由于第十八開關晶體管M18的柵極與漏極均與輸入信號端Input相連，在第十八開關晶體管M18的柵極與源極之間的柵源電壓V_gs(M18)大于其閾值電壓V_th(M18)時，第十八開關晶體管M18導通并將高電位的輸入信號端Input提供給第一節(jié)點A，直至第一節(jié)點A處于高電位時的電壓V_A＝V_Input-V_th(M18)時，第十八開關晶體管M18截止。由于第二開關晶體管M2導通并將低電位的第一參考信號端VSS1的信號提供給第二節(jié)點B，因此第二節(jié)點B的電位為低電位。由于Input＝1，因此第二十開關晶體管M20導通并將低電位的第一參考信號端VSS1的信號提供給第二節(jié)點B，進一步保證第二節(jié)點B的電位為低電位。由于第二節(jié)點B的電位為低電位，因此第六開關晶體管M6、第七開關晶體管M7、第十開關晶體管M10、第十三開關晶體管M13、第十六開關晶體管M16均截止。由于第五開關晶體管M5導通并將低電位的第一參考信號端VSS1的信號提供給第三節(jié)點C，因此第三 節(jié)點C的電位為低電位。由于Input＝1，因此第二十一開關晶體管M21導通并將低電位的第一參考信號端VSS1的信號提供給第三節(jié)點C，進一步保證第三節(jié)點C的電位為低電位。由于第三節(jié)點C的電位為低電位，因此第三開關晶體管M3、第八開關晶體管M8、第十一開關晶體管M11、第十四開關晶體管M14以及第十七開關晶體管M17均截止。由于RST1＝0，因此第十九開關晶體管M19截止。由于RST2＝0，因此第二十二開關晶體管M22截止。

后階段，Input＝1，RST1＝0，CLK＝1，CS1＝1，CS2＝0，RST2＝0與Input＝0，RST1＝0，CLK＝1，CS1＝1，CS2＝0，RST2＝0。

由于第一電容C1與第二電容C2的自舉作用可以保持第一節(jié)點A的電位為高電位，因此第二開關晶體管M2、第五開關晶體管M5、第九開關晶體管M9、第十二開關晶體管M12以及第十五開關晶體管M15均導通。由于第九開關晶體管M9導通并將高電位的時鐘信號端CLK的信號提供給第一驅動信號輸出端Output1，因此第一驅動信號輸出端Output1為高電位，第一電容C1充電，即第一驅動信號輸出端Output1輸出高電位的第一驅動信號。由于第十二開關晶體管M12導通并將高電位的時鐘信號端CLK的信號提供給第二驅動信號輸出端Output2，因此第二驅動信號輸出端Output2為高電位，第二電容C2充電，即第二驅動信號輸出端Output2輸出高電位的第二驅動信號。由于第十五開關晶體管M15導通并將高電位的時鐘信號端CLK的信號提供給級聯信號輸出端Output3，因此級聯信號輸出端Output3為高電位，即級聯信號輸出端Output3輸出高電位的級聯信號。由于第一電容C1和第二電容C2的自舉作用，使第一節(jié)點A的電位被進一步拉高，以保證第二開關晶體管M2、第五開關晶體管M5、第九開關晶體管M9、第十二開關晶體管M12以及第十五開關晶體管M15完全導通。由于第二開關晶體管M2導通并將低電位的第一參考信號端VSS1的信號提供給第二節(jié)點B，因此第二節(jié)點B的電位為低電位。由于Input＝1，因此第二十開關晶體管M20導通并將低電位的第一參考信號端VSS1的信號提供給第二節(jié)點B，進一步保證第二節(jié)點B的電位為低電位。由于第二 節(jié)點B的電位為低電位，因此第六開關晶體管M6、第七開關晶體管M7、第十開關晶體管M10、第十三開關晶體管M13、第十六開關晶體管M16均截止。由于第五開關晶體管M5導通并將低電位的第一參考信號端VSS1的信號提供給第三節(jié)點C，因此第三節(jié)點C的電位為低電位。由于Input＝1，因此第二十一開關晶體管M21導通并將低電位的第一參考信號端VSS1的信號提供給第三節(jié)點C，進一步保證第三節(jié)點C的電位為低電位。由于第三節(jié)點C的電位為低電位，因此第三開關晶體管M3、第八開關晶體管M8、第十一開關晶體管M11、第十四開關晶體管M14以及第十七開關晶體管M17均截止。由于RST1＝0，因此第十九開關晶體管M19截止。由于RST2＝0，因此第二十二開關晶體管M22截止。

在T12階段，前階段，Input＝0，RST1＝0，CLK＝0，CS1＝1，CS2＝0，RST2＝0。

由于CS1＝1，因此第一開關晶體管M1導通并將高電位的第一控制信號端CS1的信號提供給第二節(jié)點B，因此第二節(jié)點B的電位為高電位，第六開關晶體管M6、第七開關晶體管M7、第十開關晶體管M10、第十三開關晶體管M13、第十六開關晶體管M16均導通。由于第十開關晶體管M10導通并將高電位的第二參考信號端VSS2的信號提供給第一驅動信號輸出端Output1，因此第一驅動信號輸出端Output1為高電位，即第一驅動信號輸出端Output1輸出高電位的第一驅動信號。由于第十三開關晶體管M13導通并將低電位的第三參考信號端VSS3的信號提供給第二驅動信號輸出端Output2，因此第二驅動信號輸出端Output2為低電位，即第二驅動信號輸出端Output2輸出低電位的第二驅動信號。由于第十六開關晶體管M16導通并將低電位的第一參考信號端VSS1的信號提供給級聯信號輸出端Output3，因此級聯信號輸出端Output3為低電位，即級聯信號輸出端Output3輸出低電位的級聯信號。由于第七開關晶體管M7導通并將低電位的第一參考信號端VSS1的信號提供給第一節(jié)點A，因此第一節(jié)點A的電位為低電位，第二開關晶體管M2、第五開關晶體管M5、第九開關晶體管M9、第十二開關晶體管M12以及第十五開關晶體管M15均 截止。由于第六開關晶體管M6導通并將低電位的第一參考信號端VSS1的信號提供給第三節(jié)點C，因此第三節(jié)點C的電位為低電位，第三開關晶體管M3、第八開關晶體管M8、第十一開關晶體管M11、第十四開關晶體管M14以及第十七開關晶體管M17均截止。由于Input＝0，因此第十八開關晶體管M18、第二十開關晶體管M20以及第二十一開關晶體管M21均截止。由于RST1＝0，因此第十九開關晶體管M19截止。由于RST2＝0，因此第二十二開關晶體管M22截止。

后階段，Input＝0，RST1＝1，CLK＝1，CS1＝1，CS2＝0，RST2＝0。由于RST1＝1，因此第十九開關晶體管M19導通并將低電位的第一參考信號端VSS1的信號提供給第一節(jié)點A，進一步保證第一節(jié)點A的電位為低電位。本階段其余具體工作過程均與T12階段中前階段的工作過程基本相同，在此不作贅述。

在T12階段之后，由于Input＝0，RST1＝0，CLK＝1或CLK＝0，CS1＝1，CS2＝0，RST2＝0，其具體工作過程與T12階段中前階段的工作過程基本相同，即本級移位寄存器重復執(zhí)行T12階段中前階段的工作過程，在此不作贅述。直至級聯的最后一級移位寄存器輸出高電位的級聯信號，然后各級移位寄存器會進入在Input＝0，RST1＝0，CLK＝0，CS1＝1，CS2＝0，RST2＝1時的整體復位階段。在該整體復位階段中，由于RST2＝1，因此第二十二開關晶體管M22導通并將低電位的第一參考信號端VSS1的信號提供給第一節(jié)點A，進一步保證第一節(jié)點A的電位為低電位，以使各級移位寄存器中第一節(jié)點A的電位穩(wěn)定為低電位。并且，本階段具體工作過程與T12階段中前階段的工作過程基本相同，在此不作贅述。

在下一個顯示一幀時間T2內，在T21階段，前階段，Input＝1，RST1＝0，CLK＝0，CS1＝0，CS2＝1，RST2＝0。后階段，Input＝1，RST1＝0，CLK＝1，CS1＝0，CS2＝1，RST2＝0與Input＝0，RST1＝0，CLK＝1，CS1＝0，CS2＝1，RST2＝0。本階段的具體工作過程與T11階段的工作過程相同，在此不作贅述。

在T22階段，前階段，Input＝0，RST1＝0，CLK＝0，CS1＝0，CS2＝1，RST2＝0。

由于CS2＝1，因此第四開關晶體管M4導通并將高電位的第二控制信號端CS2的信號提供給第三節(jié)點C，因此第三節(jié)點C的電位為高電位。由于第三節(jié)點C的電位為高電位，因此第三開關晶體管M3、第八開關晶體管M8、第十一開關晶體管M11、第十四開關晶體管M14以及第十七開關晶體管M17均導通。由于第十一開關晶體管M11導通并將低電位的第二參考信號端VSS2的信號提供給第一驅動信號輸出端Output1，因此第一驅動信號輸出端Output1為低電位，即第一驅動信號輸出端Output1輸出低電位的第一驅動信號。由于第十四開關晶體管M14導通并將高電位的第三參考信號端VSS3的信號提供給第二驅動信號輸出端Output2，因此第二驅動信號輸出端Output2為高電位，即第二驅動信號輸出端Output2輸出高電位的第二驅動信號。由于第十七開關晶體管M17導通并將低電位的第一參考信號端VSS1的信號提供給級聯信號輸出端Output3，因此級聯信號輸出端Output3為低電位，即級聯信號輸出端Output3輸出低電位的級聯信號。由于第八開關晶體管M8導通并將低電位的第一參考信號端VSS1的信號提供給第一節(jié)點A，因此第一節(jié)點A的電位為低電位。由于第一節(jié)點A的電位為低電位，因此第二開關晶體管M2、第五開關晶體管M5、第九開關晶體管M9、第十二開關晶體管M12以及第十五開關晶體管M15均截止。由于第三開關晶體管M3導通并將低電位的第一參考信號端VSS1的信號提供給第二節(jié)點B，因此第二節(jié)點B的電位為低電位。由于第二節(jié)點B的電位為低電位，因此第六開關晶體管M6、第七開關晶體管M7、第十開關晶體管M10、第十三開關晶體管M13、第十六開關晶體管M16均截止。由于Input＝0，因此第十八開關晶體管M18、第二十開關晶體管M20以及第二十一開關晶體管M21均截止。由于RST1＝0，因此第十九開關晶體管M19截止。由于RST2＝0，因此第二十二開關晶體管M22截止。

后階段，Input＝0，RST1＝1，CLK＝0，CS1＝0，CS2＝1，RST2＝0。由于RST1＝1，因此第十九開關晶體管M19導通并將低電位的第一參考信號端VSS1的信號提供給第一節(jié)點A，進一步保證第一節(jié)點A的電位為低電位。本階段其余具體工 作過程與T22階段中前階段的工作過程基本相同，在此不作贅述。

在T12階段之后，由于Input＝0，RST1＝0，CLK＝1或CLK＝0，CS1＝0，CS2＝1，RST2＝0，其具體工作過程與T22階段中前階段的工作過程基本相同，在此不作贅述。直至級聯的最后一級移位寄存器輸出高電位的級聯信號，然后各級移位寄存器會進入在Input＝0，RST1＝0，CLK＝0，CS1＝0，CS2＝1，RST2＝1時的整體復位階段。在該整體復位階段中，由于RST2＝1，因此第二十二開關晶體管M22導通并將低電位的第一參考信號端VSS1的信號提供給第一節(jié)點A，進一步保證第一節(jié)點A的電位為低電位。因此本階段具體工作過程與T22階段中前階段的工作過程基本相同，在此不作贅述。

在具體實施時，也可以在當前顯示一幀的時間內CS1＝0，CS2＝1，移位寄存器的具體工作過程與下一個顯示一幀時間T2的工作過程相同；在下一個顯示一幀的時間內CS1＝1，CS2＝0，移位寄存器的具體工作過程與當前顯示一幀時間T1的工作過程相同，在此不作贅述。

在具體實施時，預設間隔時長可以為多個顯示一幀時間。在當前預設間隔時長內CS1＝1，CS2＝0(或CS1＝0，CS2＝1)，其中在每個顯示一幀時間，圖6b所示的移位寄存器重復執(zhí)行實施例二中當前顯示一幀時間T1(或下一個顯示一幀時間T2)內的工作過程。在下一個預設間隔時長內CS1＝0，CS2＝1(或CS1＝1，CS2＝0)，其中在每個顯示一幀時間，圖6b所示的移位寄存器重復執(zhí)行實施例二中的下一個顯示一幀時間T2(當前顯示一幀時間T1)內的工作過程，在此不作贅述。

本發(fā)明實施例提供的上述移位寄存器，在當前顯示一幀的時間內，在T11階段中后階段，第一驅動信號與第二驅動信號均為高電位，可以向對應的像素中的像素電極充電。除T11階段中前階段之外，其余階段中第一驅動信號均為高電位；除T11階段中后階段之外，其余階段中第二驅動信號均為低電位，因此不會造成向像素電極充電的情況，可以避免顯示出現異常。在下一個顯示一幀的時間內，在T21階段中后階段中，第一驅動信號與第二驅動信號均為高電 位，可以向對應的像素中的像素電極充電。除T21階段中后階段之外，其余階段中第一驅動信號均為低電位；除T21階段中前階段之外，其余階段中第二驅動信號均為高電位，因此不會造成向像素電極充電的情況，可以避免顯示出現異常。因此，本發(fā)明實施例提供的上述移位寄存器可以實現兩種驅動信號的輸出，滿足圖3所示的顯示面板的驅動信號的需求。

如圖7所示，一般在相鄰顯示幀之間會設置一個暗態(tài)時間Blacking Time。在具體實施時，第一控制信號端的電位、第二控制信號端的電位、第一參考信號端的電位以及第二參考信號端的電位均在該暗態(tài)時間Blacking Time階段進行切換。

基于同一發(fā)明構思，本發(fā)明實施例還提供了一種上述任一種移位寄存器的驅動方法，如圖8所示，包括：第一階段和第二階段；其中，

S801、在第一階段，在輸入模塊、第一控制模塊、第二控制模塊、級聯信號輸出模塊、第一驅動信號輸出模塊以及第二驅動信號輸出模塊中相互組合的作用下，使第一驅動信號輸出端的電位與第二驅動信號輸出端的電位相同；

S802、在第二階段，在第一控制模塊、第二控制模塊、第三控制模塊、第一復位模塊、級聯信號輸出模塊、第一驅動信號輸出模塊以及第二驅動信號輸出模塊中相互組合的作用下，使第一驅動信號輸出端的電位與第二驅動信號輸出端的電位相反。

在具體實施時，在本發(fā)明實施例提供的上述驅動方法中，第一階段具體可以包括：前階段和后階段；其中，

在前階段、輸入模塊在輸入信號端的控制下將輸入信號端的信號提供給第一節(jié)點；第一控制模塊在第一節(jié)點的信號的控制下將第一參考信號端的信號提供給第二節(jié)點；第二控制模塊在第一節(jié)點的信號的控制下將第一參考信號端的信號提供給第三節(jié)點；級聯信號輸出模塊在第一節(jié)點的信號的控制下將時鐘信號端的信號提供給級聯信號輸出端；第一驅動信號輸出模塊在第一節(jié)點的信號的控制下將時鐘信號端的信號提供給第一驅動信號輸出端；第二驅動信號輸出 模塊在第一節(jié)點的信號的控制下將時鐘信號端的信號提供給第二驅動信號輸出端；

在后階段、第一驅動信號輸出模塊在第一節(jié)點的信號的控制下將時鐘信號端的信號提供給第一驅動信號輸出端，在第一節(jié)點處于浮接狀態(tài)時，保持第一節(jié)點與第一驅動信號輸出端之間的電壓差穩(wěn)定；第二驅動信號輸出模塊在第一節(jié)點的信號的控制下將時鐘信號端的信號提供給第二驅動信號輸出端，在第一節(jié)點處于浮接狀態(tài)時，保持第一節(jié)點與第二驅動信號輸出端之間的電壓差穩(wěn)定；級聯信號輸出模塊在第一節(jié)點的信號的控制下將時鐘信號端的信號提供給級聯信號輸出端；第一控制模塊在第一節(jié)點的信號的控制下將第一參考信號端的信號提供給第二節(jié)點；第二控制模塊在第一節(jié)點的信號的控制下將第一參考信號端的信號提供給第三節(jié)點。

在具體實施時，在本發(fā)明實施例提供的上述驅動方法中，第二階段具體可以包括：前階段和后階段；其中，

在前階段、第一控制模塊在第一控制信號端的控制下將第一控制信號端的信號提供給第二節(jié)點；第三控制模塊在第二節(jié)點的信號的控制下將第一參考信號端的信號提供給第一節(jié)點；第二控制模塊在第二節(jié)點的信號的控制下將第一參考信號端的信號提供給第三節(jié)點；級聯信號輸出模塊在第二節(jié)點的信號的控制下將第一參考信號端的信號提供給級聯信號輸出端；第一驅動信號輸出模塊在第二節(jié)點的信號的控制下將第二參考信號端的信號提供給第一驅動信號輸出端；第二驅動信號輸出模塊在第二節(jié)點的信號的控制下將第三參考信號端的信號提供給第二驅動信號輸出端；

在后階段、第一復位模塊在第一復位信號端的控制下將第一參考信號端的信號提供給第一節(jié)點；其余工作過程與前階段相同。

或者，在前階段、第二控制模塊在第二控制信號端的控制下將第二控制信號端的信號提供給第三節(jié)點；第三控制模塊分別在第三節(jié)點的信號的控制下將第一參考信號端的信號提供給第一節(jié)點；第一控制模塊在第三節(jié)點的信號的控 制下將第一參考信號端的信號提供給第二節(jié)點；級聯信號輸出模塊在第三節(jié)點的信號的控制下將第一參考信號端的信號提供給級聯信號輸出端；第一驅動信號輸出模塊在第三節(jié)點的信號的控制下將第二參考信號端的信號提供給第一驅動信號輸出端；第二驅動信號輸出模塊在第三節(jié)點的信號的控制下將第三參考信號端的信號提供給第二驅動信號輸出端；

在后階段、第一復位模塊在第一復位信號端的控制下將第一參考信號端的信號提供給第一節(jié)點，其余工作過程與前階段相同。

進一步地，在具體實施時，在本發(fā)明實施例提供的上述驅動方法中，在各移位寄存器還包括節(jié)點穩(wěn)定模塊時，驅動方法還可以包括：

在第一階段，節(jié)點穩(wěn)定模塊在輸入信號端的控制下將第一參考信號端的信號分別提供給第二節(jié)點與第三節(jié)點。

基于同一發(fā)明構思，本發(fā)明實施例還提供了一種柵極驅動電路，如圖9所示，包括級聯的多個本發(fā)明實施例提供的上述任一種移位寄存器：SR(1)、SR(2)、SR(3)…SR(n-1)、SR(n)…SR(N-2)、SR(N-1)、SR(N)(共N個移位寄存器，1≤n≤N)，；其中，N為大于0的正整數；

第一級移位寄存器SR(1)的輸入信號端Input與幀觸發(fā)信號端STV相連；

除第一級移位寄存器SR(1)之外，其余各級移位寄存器SR(n)的輸入信號端Input分別與其連接的上一級移位寄存器SR(n-1)的級聯信號輸出端相連Output3；

相鄰的三個移位寄存器中，第一個移位寄存器SR(n-1)的第一復位信號端RST1與第三個移位寄存器SR(n+1)的級聯信號輸出端Output3相連。上述柵極驅動電路中的每個移位寄存器的具體結構與本發(fā)明上述移位寄存器在功能和結構上均相同，重復之處不再贅述。

進一步地，在具體實施時，在本發(fā)明實施例提供的上述柵極驅動電路中，當各移位寄存器還包括第二復位模塊時，柵極驅動電路中各移位寄存器的第二復位信號端均與同一信號端即第二復位端相連。

在具體實施時，在本發(fā)明實施例提供的上述柵極驅動電路中，如圖9所示，第3m+1級移位寄存器的時鐘信號端CLK與同一個時鐘端ck1相連；第3m+2級移位寄存器的時鐘信號端CLK與同一個時鐘端ck2相連；第3m+3級移位寄存器的時鐘信號端CLK與同一個時鐘端ck3相連；其中，m為大于或等于0的整數。

基于同一發(fā)明構思，本發(fā)明實施例還提供了一種顯示面板，如圖9所示，包括：多個具有第一柵線Gate(n)a與第二柵線Gate(n)b的柵線組G(n)，還包括本發(fā)明實施例提供的上述任一種柵極驅動電路；其中，

每一柵線組G(n)對應柵極驅動電路中的一個移位寄存器SR(n)；

屬于同一柵線組G(n)的第一柵線Gate(n)a與對應的移位寄存器SR(n)的第一驅動信號輸出端Output1_n相連，第二柵線Gate(n)b與對應的移位寄存器SR(n)的第二驅動信號輸出端Output2_n相連。

在具體實施時，在本發(fā)明實施例提供的顯示面板可以為手機、平板電腦、電視機、顯示器、筆記本電腦、數碼相框、導航儀等任何具有顯示功能的產品或部件。對于該顯示裝置的其它必不可少的組成部分均為本領域的普通技術人員應該理解具有的，在此不做贅述，也不應作為對本發(fā)明的限制。

本發(fā)明實施例提供的移位寄存器、其驅動方法、柵極驅動電路及顯示面板，包括：第一控制模塊、第二控制模塊、第三控制模塊、輸入模塊、第一復位模塊、第一驅動信號輸出模塊、第二驅動信號輸出模塊以及級聯信號輸出模塊；其中，第一控制模塊用于在第一控制信號端的控制下將第一控制信號端的信號提供給第二節(jié)點，分別在第一節(jié)點的信號與第三節(jié)點的信號的控制下將第一參考信號端的信號提供給第二節(jié)點；第二控制模塊用于在第二控制信號端的控制下將第二控制信號端的信號提供給第三節(jié)點，分別在第一節(jié)點的信號與第二節(jié)點的信號的控制下將第一參考信號端的信號提供給第三節(jié)點；第三控制模塊用于分別在第二節(jié)點的信號與第三節(jié)點的信號的控制下將第一參考信號端的信號提供給第一節(jié)點；輸入模塊用于在輸入信號端的控制下將輸入信號端的信號 提供給第一節(jié)點；第一復位模塊用于在第一復位信號端的控制下將第一參考信號端的信號提供給第一節(jié)點；第一驅動信號輸出模塊用于在第一節(jié)點的信號的控制下將時鐘信號端的信號提供給第一驅動信號輸出端，在第一節(jié)點處于浮接狀態(tài)時，保持第一節(jié)點與第一驅動信號輸出端之間的電壓差穩(wěn)定，以及分別在第二節(jié)點的信號與第三節(jié)點的信號的控制下將第二參考信號端的信號提供給第一驅動信號輸出端；第二驅動信號輸出模塊用于在第一節(jié)點的信號的控制下將時鐘信號端的信號提供給第二驅動信號輸出端，在第一節(jié)點處于浮接狀態(tài)時，保持第一節(jié)點與第二驅動信號輸出端之間的電壓差穩(wěn)定，以及分別在第二節(jié)點的信號與第三節(jié)點的信號的控制下將第三參考信號端的信號提供給第二驅動信號輸出端；級聯信號輸出模塊用于在第一節(jié)點的信號的控制下將時鐘信號端的信號提供給級聯信號輸出端，以及分別在第二節(jié)點的信號與第三節(jié)點的信號的控制下將第一參考信號端的信號提供給級聯信號輸出端。因此，本發(fā)明實施例提供的上述移位寄存器，通過上述八個模塊的相互配合，提供了一種新的移位寄存器，從而可以輸出兩種驅動信號。

顯然，本領域的技術人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權利要求及其等同技術的范圍之內，則本發(fā)明也意圖包含這些改動和變型在內。