本發(fā)明涉及顯示技術(shù)領(lǐng)域，具體地，涉及適用于折疊顯示器的移位寄存器及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)裝置、陣列基板以及顯示裝置。

背景技術(shù)：

隨著顯示技術(shù)的發(fā)展，可折疊顯示屏越來越流行。在現(xiàn)有技術(shù)中，用于驅(qū)動(dòng)可折疊顯示屏的驅(qū)動(dòng)電路的結(jié)構(gòu)例如為如圖1所示的結(jié)構(gòu)。其采用多個(gè)級(jí)聯(lián)的傳統(tǒng)移位寄存器向左右兩側(cè)的顯示區(qū)同步發(fā)送同一掃描信號(hào)，并通過設(shè)置在移位寄存器與左右側(cè)顯示區(qū)之間的控制電路來控制左右側(cè)顯示區(qū)的開啟和關(guān)閉。如圖1所示，通過控制信號(hào)S1和S2來控制左側(cè)顯示區(qū)的顯示，通過控制信號(hào)S3和S4來控制右側(cè)顯示區(qū)的顯示。然而這種方式會(huì)造成較難控制輸出信號(hào)的延遲。

技術(shù)實(shí)現(xiàn)要素：

本文中描述的實(shí)施例提供了一種適用于折疊顯示的移位寄存器及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)裝置、陣列基板以及顯示裝置，其能夠更好地控制輸出信號(hào)的延遲，更有利于驅(qū)動(dòng)可折疊顯示屏。

根據(jù)本發(fā)明的第一方面，提供了一種移位寄存器，包括輸入模塊、保持模塊、選擇輸出模塊、第一輸出模塊、第二輸出模塊以及第三輸出模塊。輸入模塊被配置為根據(jù)來自輸入端的起始信號(hào)、來自第一時(shí)鐘信號(hào)端的第一時(shí)鐘信號(hào)和來自第一電壓端的第一電壓來控制第一節(jié)點(diǎn)和第二節(jié)點(diǎn)的電壓。保持模塊被配置為用于保持第一和第二節(jié)點(diǎn)的電壓，以及第一和第二輸出模塊的輸出信號(hào)。選擇輸出模塊被配置為選擇第一輸出模塊和/或第二輸出模塊來輸出掃描信號(hào)，并根據(jù)第二節(jié)點(diǎn)的電壓來控制第三節(jié)點(diǎn)和/或第四節(jié)點(diǎn)的電壓。第一輸出模塊被配置為根據(jù)第一節(jié)點(diǎn)和第三節(jié)點(diǎn)的電壓，從第一輸出端輸出第一輸出信號(hào)。第二輸出模塊被配置為根據(jù)第一節(jié)點(diǎn)和第四節(jié)點(diǎn)的電壓從第二輸出端輸出第二輸出信號(hào)。第三輸出模塊被配置為根據(jù)第二時(shí)鐘信號(hào)和第二節(jié)點(diǎn)的電壓從第三輸出端輸出第三輸出信號(hào)。

在本發(fā)明的實(shí)施例中，輸入模塊包括第一晶體管、第二晶體管和第三晶體管。第一晶體管的控制極耦接第一時(shí)鐘信號(hào)端，第一晶體管的第一極耦接輸入端，第一晶體管的第二極耦接第二節(jié)點(diǎn)。第二晶體管的控制極耦接第一時(shí)鐘信號(hào)端，第二晶體管的第一極耦接第一電壓端，第二晶體管的第二極耦接第一節(jié)點(diǎn)。第三晶體管的控制極耦接第二節(jié)點(diǎn)，第三晶體管的第一極耦接第一時(shí)鐘信號(hào)端，第三晶體管的第二極耦接第一節(jié)點(diǎn)。

在本發(fā)明的實(shí)施例中，保持模塊包括第一電容器、第二電容器、第三電容器、第四晶體管和第五晶體管。第一電容器的第一端耦接第一節(jié)點(diǎn)，第一電容器的第二端耦接第二電壓端。第二電容器的第一端耦接第二節(jié)點(diǎn)，第二電容器的第二端耦接第一輸出端。第三電容器的第一端耦接第二節(jié)點(diǎn)，第三電容器的第二端耦接第二輸出端。第四晶體管的控制極耦接第一節(jié)點(diǎn)，第四晶體管的第一極耦接第二電壓端，第四晶體管的第二極耦接第五晶體管的第一極。第五晶體管的控制極耦接第二時(shí)鐘信號(hào)端，第五晶體管的第二極耦接第二節(jié)點(diǎn)。

在本發(fā)明的實(shí)施例中，選擇輸出模塊包括第六晶體管、第七晶體管、第八晶體管和第九晶體管。第六晶體管的控制極耦接第一選擇信號(hào)，第六晶體管的第一極耦接第二節(jié)點(diǎn)，第六晶體管的第二極耦接第三節(jié)點(diǎn)。第七晶體管的控制極耦接第二選擇信號(hào)，第七晶體管的第一極耦接第二電壓端，第七晶體管的第二極耦接第三節(jié)點(diǎn)。第八晶體管的控制極耦接第三選擇信號(hào)，第八晶體管的第一極耦接第二節(jié)點(diǎn)，第八晶體管的第二極耦接第四節(jié)點(diǎn)。第九晶體管的控制極耦接第四選擇信號(hào)，第九晶體管的第一極耦接第二電壓端，第九晶體管的第二極耦接第四節(jié)點(diǎn)。

在本發(fā)明的實(shí)施例中，第一輸出模塊包括第十晶體管和第十一晶體管。第十晶體管的控制極耦接第一節(jié)點(diǎn)，第十晶體管的第一極耦接第二電壓端，第十晶體管的第二極耦接第一輸出端。第十一晶體管的控制極耦接第三節(jié)點(diǎn)，第十一晶體管的第一極耦接第二時(shí)鐘信號(hào)端，第十一晶體管的第二極耦接第一輸出端。

在本發(fā)明的實(shí)施例中，第二輸出模塊包括第十二晶體管和第十三晶體管。第十二晶體管的控制極耦接第一節(jié)點(diǎn)，第十二晶體管的第一極耦接第二電壓端，第十二晶體管的第二極耦接第二輸出端。第十三晶體管的控制極耦接第四節(jié)點(diǎn)，第十三晶體管的第一極耦接第二時(shí)鐘信號(hào)端，第十三晶體管的第二極耦接第二輸出端。

在本發(fā)明的實(shí)施例中，第三輸出模塊包括第十四晶體管和第十五晶體管。第十四晶體管的控制極耦接第二時(shí)鐘信號(hào)端，第十四晶體管的第一極耦接第二節(jié)點(diǎn)，第十四晶體管的第二極耦接第三輸出端。第十五晶體管的控制極耦接第二節(jié)點(diǎn)，第十五晶體管的第一極耦接第二時(shí)鐘信號(hào)端，第十五晶體管的第二極耦接第三輸出端。

在本發(fā)明的實(shí)施例中，第一時(shí)鐘信號(hào)的占空比大于1/2，第二時(shí)鐘信號(hào)與第一時(shí)鐘信號(hào)相差半個(gè)周期。

根據(jù)本發(fā)明的第二方面，提供了一種驅(qū)動(dòng)如上所述的移位寄存器的驅(qū)動(dòng)方法。該方法包括：在第一時(shí)間段，通過輸入模塊控制第一節(jié)點(diǎn)和第二節(jié)點(diǎn)的電壓，以控制第一和第二輸出模塊的輸出，以及根據(jù)第二節(jié)點(diǎn)的電壓和第二時(shí)鐘信號(hào)控制第三輸出模塊的輸出。在第二時(shí)間段，通過保持模塊保持第二節(jié)點(diǎn)的電壓，在輸入模塊的控制下反相第一節(jié)點(diǎn)的電壓，通過選擇輸出模塊來控制第三節(jié)點(diǎn)和第四節(jié)點(diǎn)的電壓，以分別控制第一輸出模塊和第二輸出模塊的輸出。在第三時(shí)間段，通過輸入模塊控制第一節(jié)點(diǎn)和第二節(jié)點(diǎn)的電壓，以控制第一和第二輸出模塊的輸出。在第四時(shí)間段，保持第一和第二節(jié)點(diǎn)的電壓，由第一節(jié)點(diǎn)的電壓控制第一和第二輸出模塊的輸出。

在本發(fā)明的實(shí)施例中，在第二時(shí)間段，在通過控制第三節(jié)點(diǎn)的電壓而打開第二時(shí)鐘信號(hào)到第一輸出模塊的通路的情況下，從第一輸出模塊輸出第二時(shí)鐘信號(hào)；在通過控制第三節(jié)點(diǎn)的電壓而關(guān)閉第二時(shí)鐘信號(hào)到第一輸出模塊的通路的情況下，通過保持模塊保持第一輸出模塊的輸出。

在本發(fā)明的實(shí)施例中，在第二時(shí)間段，在通過控制第四節(jié)點(diǎn)的電壓而打開第二時(shí)鐘信號(hào)到第二輸出模塊的通路的情況下，從第二輸出模塊輸出第二時(shí)鐘信號(hào)；在通過控制第四節(jié)點(diǎn)的電壓而關(guān)閉第二時(shí)鐘信號(hào)到第二輸出模塊的通路的情況下，通過保持模塊保持第二輸出模塊的輸出。

根據(jù)本發(fā)明的第三方面，提供了一種柵極驅(qū)動(dòng)裝置，包括多個(gè)級(jí)聯(lián)的如上所述的移位寄存器。第一級(jí)移位寄存器的輸入端被輸入掃描啟動(dòng)信號(hào)。其它級(jí)移位寄存器的輸入端耦接上一級(jí)移位寄存器的第三輸出端，第一時(shí)鐘信號(hào)端耦接上一級(jí)移位寄存器的第二時(shí)鐘信號(hào)端，第二時(shí)鐘信號(hào)端耦接上一級(jí)移位寄存器的第一時(shí)鐘信號(hào)端。

根據(jù)本發(fā)明的第四方面，提供了一種陣列基板，其包括如上所述的柵極驅(qū)動(dòng)裝置。

根據(jù)本發(fā)明的第五方面，提供了一種顯示裝置，其包括如上所述的陣列基板。

根據(jù)本發(fā)明實(shí)施例的移位寄存器及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)裝置，對(duì)移位寄存器結(jié)構(gòu)做出改進(jìn)以適用于折疊顯示，并能夠更好地控制輸出信號(hào)的延遲，更有利于驅(qū)動(dòng)用于折疊顯示的陣列基板和顯示裝置。

附圖說明

為了更清楚地說明本發(fā)明的實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例的附圖進(jìn)行簡要說明，應(yīng)當(dāng)知道，以下描述的附圖僅僅涉及本發(fā)明的一些實(shí)施例，而非對(duì)本發(fā)明的限制，其中：

圖1是現(xiàn)有技術(shù)中適用于折疊顯示的驅(qū)動(dòng)電路的示例圖；

圖2是根據(jù)本發(fā)明的實(shí)施例的移位寄存器的示例性框圖；

圖3是根據(jù)本發(fā)明的實(shí)施例的移位寄存器的示例性電路圖；

圖4是如圖3所示的移位寄存器的各信號(hào)的時(shí)序圖；

圖5是根據(jù)本發(fā)明的實(shí)施例的柵極驅(qū)動(dòng)裝置的示例性框圖；

圖6是根據(jù)本發(fā)明的實(shí)施例的驅(qū)動(dòng)如圖2所示的移位寄存器的驅(qū)動(dòng)方法的示意性流程圖。

具體實(shí)施方式

為了使本發(fā)明的實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖，對(duì)本發(fā)明的實(shí)施例的技術(shù)方案進(jìn)行清楚、完整的描述。顯然，所描述的實(shí)施例是本發(fā)明的一部分實(shí)施例，而不是全部的實(shí)施例?；谒枋龅谋景l(fā)明的實(shí)施例，本領(lǐng)域技術(shù)人員在無需創(chuàng)造性勞動(dòng)的前提下所獲得的所有其它實(shí)施例，也都屬于本發(fā)明保護(hù)的范圍。

除非另外定義，否則在此使用的所有術(shù)語(包括技術(shù)和科學(xué)術(shù)語)具有與本發(fā)明主題所屬的領(lǐng)域的技術(shù)人員所通常理解的相同含義。進(jìn)一步將理解的是，諸如在通常使用的詞典中定義的那些的術(shù)語應(yīng)解釋為具有與說明書上下文和相關(guān)技術(shù)中它們的含義一致的含義，并且將不以理想化或過于正式的形式來解釋，除非在此另外明確定義。如在此所使用的，將兩個(gè)或更多部分“連接”或“耦接”到一起的陳述應(yīng)指該部分直接結(jié)合到一起或通過一個(gè)或多個(gè)中間部件結(jié)合。

在本發(fā)明的所有實(shí)施例中，由于晶體管的源極和漏極(發(fā)射極和集電極)是對(duì)稱的，并且N型晶體管和P型晶體管的源極和漏極(發(fā)射極和集電極)之間的導(dǎo)通電流方向相反，因此在本發(fā)明的實(shí)施例中，統(tǒng)一將晶體管的受控中間端稱為控制極，信號(hào)輸入端稱為第一極，信號(hào)輸出端稱為第二極。本發(fā)明的實(shí)施例中所采用的晶體管主要是開關(guān)晶體管。另外，諸如“第一”和“第二”的術(shù)語僅用于將一個(gè)部件(或部件的一部分)與另一個(gè)部件(或部件的另一部分)區(qū)分開。

圖2示出根據(jù)本發(fā)明的實(shí)施例的移位寄存器100的示例性框圖。移位寄存器100包括輸入模塊110、保持模塊120、選擇輸出模塊130、第一輸出模塊140、第二輸出模塊150以及第三輸出模塊160。

輸入模塊110連接保持模塊120、選擇輸出模塊130、第一輸出模塊140、第二輸出模塊150以及第三輸出模塊160，并被配置為根據(jù)來自輸入端STV的起始信號(hào)、來自第一時(shí)鐘信號(hào)端CLK1的第一時(shí)鐘信號(hào)CLK1和來自第一電壓端的第一電壓VGL來控制其與保持模塊120之間的第一節(jié)點(diǎn)P和第二節(jié)點(diǎn)Q的電壓。

保持模塊120連接選擇輸出模塊130、第一輸出模塊140、第二輸出模塊150以及第三輸出模塊160，并被配置為用于保持第一節(jié)點(diǎn)P和第二節(jié)點(diǎn)Q的電壓，以及第一輸出模塊140和第二輸出模塊150的輸出電壓。

選擇輸出模塊130連接第一輸出模塊140和第二輸出模塊150，并被配置為根據(jù)第一選擇信號(hào)SW1、第二選擇信號(hào)SW2、第二節(jié)點(diǎn)Q的電壓和來自第二電壓端的第二電壓VGH來控制第三節(jié)點(diǎn)X的電壓，以及根據(jù)第三選擇信號(hào)SW3、第四選擇信號(hào)SW4、第二節(jié)點(diǎn)Q的電壓和第二電壓VGH來控制第四節(jié)點(diǎn)Y的電壓。

第一輸出模塊140被配置為根據(jù)第一節(jié)點(diǎn)P和第三節(jié)點(diǎn)X的電壓從第一輸出端OUTPUT_L選擇性地輸出來自第二時(shí)鐘信號(hào)端CLK2的第二時(shí)鐘信號(hào)CLK2或者第二電壓VGH。

第二輸出模塊150被配置為根據(jù)第一節(jié)點(diǎn)P和第四節(jié)點(diǎn)Y的電壓從第二輸出端OUTPUT_R選擇性地輸出第二時(shí)鐘信號(hào)CLK2或者第二電壓VGH。

第三輸出模塊160被配置為根據(jù)第二時(shí)鐘信號(hào)CLK2和第二節(jié)點(diǎn)Q的電壓從第三輸出端OUTPUT_N選擇性地輸出第二時(shí)鐘信號(hào)CLK2或者第二電壓VGH。

由于選擇輸出模塊130設(shè)置在輸入模塊110與第一輸出模塊140和第二輸出模塊150之間，其能夠在第一輸出模塊140和第二輸出模塊150輸出信號(hào)之前就做出是否允許輸出掃描信號(hào)的選擇，因此根據(jù)本實(shí)施例的移位寄存器100可以更好地控制輸出信號(hào)的延遲。并且根據(jù)本實(shí)施例的移位寄存器100具有第三輸出模塊160，其不受到選擇輸出模塊130的控制，無論是否向左右側(cè)顯示區(qū)輸出掃描信號(hào)，第三輸出模塊160都能夠向下一級(jí)移位寄存器提供起始信號(hào)。

圖3示出根據(jù)本發(fā)明的實(shí)施例的移位寄存器100的示例性電路圖。

輸入模塊110包括第一晶體管MT1、第二晶體管MT2和第三晶體管MT3。第一晶體管MT1的控制極耦接第一時(shí)鐘信號(hào)端CLK1，第一晶體管MT1的第一極耦接輸入端STV，第一晶體管MT1的第二極耦接第二節(jié)點(diǎn)Q。第二晶體管MT2的控制極耦接第一時(shí)鐘信號(hào)端CLK1，第二晶體管MT2的第一極耦接第一電壓端，第二晶體管MT2的第二極耦接第一節(jié)點(diǎn)P。第三晶體管MT3的控制極耦接第二節(jié)點(diǎn)Q，第三晶體管MT3的第一極耦接第一時(shí)鐘信號(hào)端CLK1，第三晶體管MT3的第二極耦接第一節(jié)點(diǎn)P。

保持模塊120包括第一電容器CS1、第二電容器CS2、第三電容器CS3、第四晶體管MT4和第五晶體管MT5。第一電容器CS1的第一端耦接第一節(jié)點(diǎn)P，第一電容器CS1的第二端耦接第二電壓端。第二電容器CS2的第一端耦接第二節(jié)點(diǎn)Q，第二電容器CS2的第二端耦接第一輸出端OUTPUT_L。第三電容器CS3的第一端耦接第二節(jié)點(diǎn)Q，第三電容器CS3的第二端耦接第二輸出端OUTPUT_R。第四晶體管MT4的控制極耦接第一節(jié)點(diǎn)P，第四晶體管MT4的第一極耦接第二電壓端，第四晶體管MT4的第二極耦接第五晶體管MT5的第一極。第五晶體管MT5的控制極耦接第二時(shí)鐘信號(hào)端CLK2，第五晶體管MT5的第二極耦接第二節(jié)點(diǎn)Q。

選擇輸出模塊130包括第六晶體管MT6、第七晶體管MT7、第八晶體管MT8和第九晶體管MT9。第六晶體管MT6的控制極耦接第一選擇信號(hào)SW1，第六晶體管MT6的第一極耦接第二節(jié)點(diǎn)Q，第六晶體管MT6的第二極耦接第三節(jié)點(diǎn)X。第七晶體管MT7的控制極耦接第二選擇信號(hào)SW2，第七晶體管MT7的第一極耦接第二電壓端，第七晶體管MT7的第二極耦接第三節(jié)點(diǎn)X。第八晶體管MT8的控制極耦接第三選擇信號(hào)SW3，第八晶體管MT8的第一極耦接第二節(jié)點(diǎn)Q，第八晶體管MT8的第二極耦接第四節(jié)點(diǎn)Y。第九晶體管MT9的控制極耦接第四選擇信號(hào)SW4，第九晶體管MT9的第一極耦接第二電壓端，第九晶體管MT9的第二極耦接第四節(jié)點(diǎn)Y。

第一輸出模塊140包括第十晶體管MT10和第十一晶體管MT11。第十晶體管MT10的控制極耦接第一節(jié)點(diǎn)P，第十晶體管MT10的第一極耦接第二電壓端，第十晶體管MT10的第二極耦接第一輸出端OUTPUT_L。第十一晶體管MT11的控制極耦接第三節(jié)點(diǎn)X，第十一晶體管MT11的第一極耦接第二時(shí)鐘信號(hào)端CLK2，第十一晶體管MT11的第二極耦接第一輸出端OUTPUT_L。

第二輸出模塊150包括第十二晶體管MT12和第十三晶體管MT13。第十二晶體管MT12的控制極耦接第一節(jié)點(diǎn)P，第十二晶體管MT12的第一極耦接第二電壓端，第十二晶體管MT12的第二極耦接第二輸出端OUTPUT_R。第十三晶體管MT13的控制極耦接第四節(jié)點(diǎn)Y，第十三晶體管MT13的第一極耦接第二時(shí)鐘信號(hào)端CLK2，第十三晶體管MT13的第二極耦接第二輸出端OUTPUT_R。

第三輸出模塊160包括第十四晶體管MT14和第十五晶體管MT15。第十四晶體管MT14的控制極耦接第二時(shí)鐘信號(hào)端CLK2，第十四晶體管MT14的第一極耦接第二節(jié)點(diǎn)Q，第十四晶體管MT14的第二極耦接第三輸出端OUTPUT_N。第十五晶體管MT15的控制極耦接第二節(jié)點(diǎn)Q，第十五晶體管MT15的第一極耦接第二時(shí)鐘信號(hào)端CLK2，第十五晶體管MT15的第二極耦接第三輸出端OUTPUT_N。

圖4示出如圖3所示的移位寄存器的各信號(hào)的時(shí)序圖。下面參考圖3以P型晶體管為例來描述根據(jù)本發(fā)明實(shí)施例的移位寄存器單元100的工作過程。在下面的實(shí)施例中，第一電壓VGL＝“0”，表示低電平；第二電壓VGH＝“1”，表示高電平。

首先以全屏顯示為例進(jìn)行說明?？梢栽趻呙栝_始之前設(shè)置第一選擇信號(hào)SW1＝0，第二選擇信號(hào)SW2＝1，第三選擇信號(hào)SW3＝0，第四選擇信號(hào)SW4＝1。由于第一選擇信號(hào)SW1為低電平，所以第六晶體管MT6導(dǎo)通。由于第二選擇信號(hào)SW2為高電平，所以第七晶體管MT7截止。由于第三選擇信號(hào)SW3為低電平，所以第八晶體管MT8導(dǎo)通。由于第四選擇信號(hào)SW4為高電平，所以第九晶體管MT9截止。

在第一階段，STV＝0，CLK1＝0，CLK2＝1。

由于第一時(shí)鐘信號(hào)CLK1為低電平，所以第一晶體管MT1和第二晶體管MT2導(dǎo)通。來自第一電壓VGL的低電平通過第二晶體管MT2被輸入到第一節(jié)點(diǎn)P，使得第十晶體管MT10和第十二晶體管MT12導(dǎo)通，從而在第一輸出端OUTPUT_L和第二輸出端OUTPUT_R都輸出將來自第二電壓VGH的高電平。來自輸入端STV的低電平通過第一晶體管MT1被輸入到第二節(jié)點(diǎn)Q，從而向第二電容器CS2和第三電容器CS3的第一端充入低電平。來自第二節(jié)點(diǎn)Q的低電平分別通過第六晶體管MT6和第八晶體管MT8使第三節(jié)點(diǎn)X和第四節(jié)點(diǎn)Y為低電平。因此，第十一晶體管MT11和第十三晶體管MT13導(dǎo)通，從而在第一輸出端OUTPUT_L和第二輸出端OUTPUT_R都輸出將來自第二時(shí)鐘信號(hào)CLK2的高電平。對(duì)于第三輸出模塊160，由于第二節(jié)點(diǎn)Q為低電平，所以第十五晶體管MT15導(dǎo)通，從第三輸出端OUTPUT_N輸出來自第二時(shí)鐘信號(hào)CLK2的高電平。此外，來自第二時(shí)鐘信號(hào)CLK2的高電平使得第十四晶體管MT14截止，所以第二節(jié)點(diǎn)Q的電壓不影響第三輸出端OUTPUT_N的輸出。

在第二階段，STV＝1，CLK1＝1，CLK2＝0。

由于第一時(shí)鐘信號(hào)CLK1為高電平，所以第一晶體管MT1和第二晶體管MT2截止。第二節(jié)點(diǎn)Q的電壓通過第二電容器CS2和第三電容器CS3被保持為低電平，使第三節(jié)點(diǎn)X和第四節(jié)點(diǎn)Y為低電平。因此，第十一晶體管MT11和第十三晶體管MT13導(dǎo)通，從而在第一輸出端OUTPUT_L和第二輸出端OUTPUT_R都輸出將來自第二時(shí)鐘信號(hào)CLK2的低電平。此外，來自第二節(jié)點(diǎn)Q的低電平使第三晶體管MT3導(dǎo)通。來自第一時(shí)鐘信號(hào)CLK1的高電平通過第三晶體管MT3輸入到第一節(jié)點(diǎn)P，從而使第十晶體管MT10和第十二晶體管MT12截止。因此在本階段來自第二電壓VGH的高電平不影響第一輸出端OUTPUT_L和第二輸出端OUTPUT_R的信號(hào)。對(duì)于第三輸出模塊160，由于第二節(jié)點(diǎn)Q為低電平，所以第十五晶體管MT15導(dǎo)通，從第三輸出端OUTPUT_N輸出來自第二時(shí)鐘信號(hào)CLK2的低電平。此外，來自第二時(shí)鐘信號(hào)CLK2的低電平使得第十四晶體管MT14導(dǎo)通，也使得第三輸出端OUTPUT_N輸出來自第二節(jié)點(diǎn)Q的低電平。

在第三階段，STV＝1，CLK1＝0，CLK2＝1。

由于第一時(shí)鐘信號(hào)CLK1為低電平，所以第一晶體管MT1和第二晶體管MT2導(dǎo)通。來自第一電壓VGL的低電平通過第二晶體管MT2被輸入到第一節(jié)點(diǎn)P，使得第一電容器CS1的第一端被充入低電平以及使得第十晶體管MT10和第十二晶體管MT12導(dǎo)通，從而在第一輸出端OUTPUT_L和第二輸出端OUTPUT_R都輸出將來自第二電壓VGH的高電平。來自輸入端STV的高電平通過第一晶體管MT1被輸入到第二節(jié)點(diǎn)Q，從而向第二電容器CS2和第三電容器CS3的第一端充入高電平。來自第二節(jié)點(diǎn)Q的高電平分別通過第六晶體管MT6和第八晶體管MT8使第三節(jié)點(diǎn)X和第四節(jié)點(diǎn)Y為高電平。因此，第十一晶體管MT11和第十三晶體管MT13截止，在本階段第一輸出端OUTPUT_L和第二輸出端OUTPUT_R都不受第二時(shí)鐘信號(hào)CLK2的影響。對(duì)于第三輸出模塊160，由于第二節(jié)點(diǎn)Q為高電平，所以第十五晶體管MT15截止。并且來自第二時(shí)鐘信號(hào)CLK2的高電平使得第十四晶體管MT14截止，所以第三輸出端OUTPUT_N的電平在本階段不受本級(jí)移位寄存器的控制。

在第四階段，STV＝1，CLK1＝1，CLK2＝0。

由于第一時(shí)鐘信號(hào)CLK1為高電平，所以第一晶體管MT1和第二晶體管MT2截止。第一節(jié)點(diǎn)P的電壓通過第一電容器CS1被保持為低電平，使第十晶體管MT10和第十二晶體管MT12導(dǎo)通，從而在第一輸出端OUTPUT_L和第二輸出端OUTPUT_R都輸出將來自第二電壓VGH的高電平。來自第一節(jié)點(diǎn)P的低電平使第四晶體管MT4導(dǎo)通，來自第二時(shí)鐘信號(hào)CLK2的低電平使第五晶體管MT5導(dǎo)通，因此來自第二電壓VGH的高電平通過第四晶體管MT4和第五晶體管MT5使第二節(jié)點(diǎn)Q為高電平。來自第二節(jié)點(diǎn)Q的高電平分別通過第六晶體管MT6和第八晶體管MT8使第三節(jié)點(diǎn)X和第四節(jié)點(diǎn)Y為高電平。因此，第十一晶體管MT11和第十三晶體管MT13截止，在本階段第一輸出端OUTPUT_L和第二輸出端OUTPUT_R都不受第二時(shí)鐘信號(hào)CLK2的影響。對(duì)于第三輸出模塊160，由于第二節(jié)點(diǎn)Q為高電平，所以第十五晶體管MT15截止。來自第二時(shí)鐘信號(hào)CLK2的低電平使得第十四晶體管MT14導(dǎo)通，從而在第三輸出端OUTPUT_N輸出來自第二節(jié)點(diǎn)Q的高電平。

在本實(shí)施例中，如圖4所示，第一時(shí)鐘信號(hào)CLK1的占空比大于1/2，第二時(shí)鐘信號(hào)CLK2與第一時(shí)鐘信號(hào)CLK1相差半個(gè)周期。因?yàn)樵趶囊粋€(gè)階段過渡到下一個(gè)階段的時(shí)候，第一時(shí)鐘信號(hào)CLK1和第二時(shí)鐘信號(hào)CLK2都處于高電平，所以可以避免移位寄存器100的輸出電壓不穩(wěn)定。例如在第二階段，在來自第一時(shí)鐘信號(hào)CLK1的高電平通過第三晶體管MT3輸入到第一節(jié)點(diǎn)P，從而使第十晶體管MT10和第十二晶體管MT12截止之前，第二時(shí)鐘信號(hào)CLK2也為高電平，這樣可以避免第一輸出端OUTPUT_L和第二輸出端OUTPUT_R的輸出電壓的不穩(wěn)定。

而且用于第一輸出端OUTPUT_L和第二輸出端OUTPUT_R的選擇輸出電路被配置為控制第十一晶體管MT11和第十三晶體管MT13的控制端，使得第一輸出端OUTPUT_L和第二輸出端OUTPUT_R的輸出信號(hào)的延遲能夠得到較好的控制。

在替代實(shí)施例中，可以僅在第二階段將第一至第四選擇信號(hào)設(shè)置為SW1＝0，SW2＝1，SW3＝0，SW4＝1。還可以在包括第二階段的若干個(gè)階段將第一至第四選擇信號(hào)設(shè)置為SW1＝0，SW2＝1，SW3＝0，SW4＝1。

下面再以關(guān)閉第一顯示區(qū)(對(duì)應(yīng)于第一輸出端OUTPUT_L的顯示區(qū))為例，對(duì)掃描過程進(jìn)行說明?？梢栽趻呙栝_始之前設(shè)置第一選擇信號(hào)SW1＝1，第二選擇信號(hào)SW2＝0，第三選擇信號(hào)SW3＝0，第四選擇信號(hào)SW4＝1。由于第一選擇信號(hào)SW1為高電平，所以第六晶體管MT6截止。由于第二選擇信號(hào)SW2為低電平，所以第七晶體管MT7導(dǎo)通，第三節(jié)點(diǎn)X的電壓為來自第二電壓VGH的高電壓，從而使得第十一晶體管MT11截止。因此在本示例中，在各個(gè)階段，第一輸出端OUTPUT_L都不受第二時(shí)鐘信號(hào)CLK2的影響。由于第三選擇信號(hào)SW3為低電平，所以第八晶體管MT8導(dǎo)通。由于第四選擇信號(hào)SW4為高電平，所以第九晶體管MT9截止。

在第一階段，STV＝0，CLK1＝0，CLK2＝1。

由于第一時(shí)鐘信號(hào)CLK1為低電平，所以第一晶體管MT1和第二晶體管MT2導(dǎo)通。來自第一電壓VGL的低電平通過第二晶體管MT2被輸入到第一節(jié)點(diǎn)P，使得第十晶體管MT10和第十二晶體管MT12導(dǎo)通，從而在第一輸出端OUTPUT_L和第二輸出端OUTPUT_R都輸出將來自第二電壓VGH的高電平。并且來自第二電壓VGH的高電平對(duì)第二電容器CS2的第二端充入高電平。來自輸入端STV的低電平通過第一晶體管MT1被輸入到第二節(jié)點(diǎn)Q，從而向第二電容器CS2和第三電容器CS3的第一端充入低電平。來自第二節(jié)點(diǎn)Q的低電平通過第八晶體管MT8使第四節(jié)點(diǎn)Y為低電平。因此，第十三晶體管MT13導(dǎo)通，從而在第二輸出端OUTPUT_R輸出將來自第二時(shí)鐘信號(hào)CLK2的高電平。對(duì)于第三輸出模塊160，由于第二節(jié)點(diǎn)Q為低電平，所以第十五晶體管MT15導(dǎo)通，從第三輸出端OUTPUT_N輸出來自第二時(shí)鐘信號(hào)CLK2的高電平。此外，來自第二時(shí)鐘信號(hào)CLK2的高電平使得第十四晶體管MT14截止，所以第二節(jié)點(diǎn)Q的電壓不影響第三輸出端OUTPUT_N的輸出。

在第二階段，STV＝1，CLK1＝1，CLK2＝0。

由于第一時(shí)鐘信號(hào)CLK1為高電平，所以第一晶體管MT1和第二晶體管MT2截止。第二節(jié)點(diǎn)Q的電壓通過第二電容器CS2和第三電容器CS3被保持為低電平，使第四節(jié)點(diǎn)Y為低電平。因此，第十三晶體管MT13導(dǎo)通，從而第二輸出端OUTPUT_R輸出將來自第二時(shí)鐘信號(hào)CLK2的低電平。此外，來自第二節(jié)點(diǎn)Q的低電平使第三晶體管MT3導(dǎo)通。來自第一時(shí)鐘信號(hào)CLK1的高電平通過第三晶體管MT3輸入到第一節(jié)點(diǎn)P，從而使第十晶體管MT10和第十二晶體管MT12截止。因此在本階段來自第二電壓VGH的高電平不影響第一輸出端OUTPUT_L和第二輸出端OUTPUT_R的信號(hào)。由于第二電容器CS2的第二端被保持為高電平，所以第一輸出端OUTPUT_L輸出高電平。對(duì)于第三輸出模塊160，由于第二節(jié)點(diǎn)Q為低電平，所以第十五晶體管MT15導(dǎo)通，從第三輸出端OUTPUT_N輸出來自第二時(shí)鐘信號(hào)CLK2的低電平。此外，來自第二時(shí)鐘信號(hào)CLK2的低電平使得第十四晶體管MT14導(dǎo)通，也使得第三輸出端OUTPUT_N輸出來自第二節(jié)點(diǎn)Q的低電平。

在第三階段，STV＝1，CLK1＝0，CLK2＝1。

由于第一時(shí)鐘信號(hào)CLK1為低電平，所以第一晶體管MT1和第二晶體管MT2導(dǎo)通。來自第一電壓VGL的低電平通過第二晶體管MT2被輸入到第一節(jié)點(diǎn)P，使得第一電容器CS1的第一端被充入低電平以及使得第十晶體管MT10和第十二晶體管MT12導(dǎo)通，從而在第一輸出端OUTPUT_L和第二輸出端OUTPUT_R都輸出將來自第二電壓VGH的高電平。來自輸入端STV的高電平通過第一晶體管MT1被輸入到第二節(jié)點(diǎn)Q，從而向第二電容器CS2和第三電容器CS3的第一端充入高電平。來自第二節(jié)點(diǎn)Q的高電平通過第八晶體管MT8使第四節(jié)點(diǎn)Y為高電平。因此，第十三晶體管MT13截止，在本階段第二輸出端OUTPUT_R不受第二時(shí)鐘信號(hào)CLK2的影響。對(duì)于第三輸出模塊160，由于第二節(jié)點(diǎn)Q為高電平，所以第十五晶體管MT15截止。并且來自第二時(shí)鐘信號(hào)CLK2的高電平使得第十四晶體管MT14截止，所以第三輸出端OUTPUT_N的電平在本階段不受本級(jí)移位寄存器的控制。

在第四階段，STV＝1，CLK1＝1，CLK2＝0。

由于第一時(shí)鐘信號(hào)CLK1為高電平，所以第一晶體管MT1和第二晶體管MT2截止。第一節(jié)點(diǎn)P的電壓通過第一電容器CS1被保持為低電平，使第十晶體管MT10和第十二晶體管MT12導(dǎo)通，從而在第一輸出端OUTPUT_L和第二輸出端OUTPUT_R都輸出將來自第二電壓VGH的高電平。來自第一節(jié)點(diǎn)P的低電平使第四晶體管MT4導(dǎo)通，來自第二時(shí)鐘信號(hào)CLK2的低電平使第五晶體管MT5導(dǎo)通，因此來自第二電壓VGH的高電平通過第四晶體管MT4和第五晶體管MT5使第二節(jié)點(diǎn)Q為高電平。來自第二節(jié)點(diǎn)Q的高電平通過第八晶體管MT8使第四節(jié)點(diǎn)Y為高電平。因此，第十三晶體管MT13截止，在本階段第二輸出端OUTPUT_R不受第二時(shí)鐘信號(hào)CLK2的影響。對(duì)于第三輸出模塊160，由于第二節(jié)點(diǎn)Q為高電平，所以第十五晶體管MT15截止。來自第二時(shí)鐘信號(hào)CLK2的低電平使得第十四晶體管MT14導(dǎo)通，從而在第三輸出端OUTPUT_N輸出來自第二節(jié)點(diǎn)Q的高電平。

在本示例中，能夠在第一輸出端OUTPUT_L不輸出掃描信號(hào)的情況下，仍然在第三輸出端OUTPUT_N輸出用于下一級(jí)移位寄存器的起始信號(hào)。因此關(guān)閉第一顯示區(qū)不會(huì)影響第二顯示區(qū)(對(duì)應(yīng)于第二輸出端OUTPUT_R的顯示區(qū))的顯示。

在替代實(shí)施例中，可以僅在第二階段將第一至第四選擇信號(hào)設(shè)置為SW1＝1，SW2＝0，SW3＝0，SW4＝1。還可以在包括第二階段的若干個(gè)階段將第一至第四選擇信號(hào)設(shè)置為SW1＝1，SW2＝0，SW3＝0，SW4＝1。

本領(lǐng)域的技術(shù)人員應(yīng)理解的是，與上述示例相似地，在關(guān)閉第二顯示區(qū)的實(shí)施例中，可以在掃描開始之前將第三選擇信號(hào)SW3設(shè)置為高電平，第四選擇信號(hào)SW4設(shè)置為低電平。也可以僅在第二階段或者在包括第二階段的若干個(gè)階段做出上述設(shè)置。

同樣地，本領(lǐng)域的技術(shù)人員應(yīng)理解的是，通過改變移位寄存器100中各信號(hào)的電平，根據(jù)本發(fā)明實(shí)施例的移位寄存器單元100的電路可以采用N型晶體管來實(shí)現(xiàn)，也可以部分地采用P型晶體管，部分地采用N型晶體管來實(shí)現(xiàn)。

圖5示出根據(jù)本發(fā)明的實(shí)施例的柵極驅(qū)動(dòng)裝置的示例性框圖。該柵極驅(qū)動(dòng)裝置包括多個(gè)級(jí)聯(lián)的如上所述的移位寄存器100。第一級(jí)移位寄存器的輸入端STV被輸入掃描啟動(dòng)信號(hào)。其它級(jí)移位寄存器的輸入端STV耦接上一級(jí)移位寄存器的第三輸出端OUTPUT_N，第一時(shí)鐘信號(hào)端CLK1耦接上一級(jí)移位寄存器的第二時(shí)鐘信號(hào)端CLK2，第二時(shí)鐘信號(hào)端CLK2耦接上一級(jí)移位寄存器的第一時(shí)鐘信號(hào)端CLK1。

如圖5所示，在第一級(jí)移位寄存器中，輸入端STV被輸入掃描啟動(dòng)信號(hào)，第一時(shí)鐘信號(hào)端CLK1耦接第一時(shí)鐘信號(hào)Clock1，第二時(shí)鐘信號(hào)端CLK2耦接第二時(shí)鐘信號(hào)Clock2，第一輸出端OUTPUT_L輸出第一輸出信號(hào)OUTPUT_L_1，第二輸出端OUTPUT_R輸出第二輸出信號(hào)OUTPUT_R_1，第三輸出端OUTPUT_N輸出第三輸出信號(hào)OUTPUT_N_1。

在第二級(jí)移位寄存器中，輸入端STV被輸入來自第一級(jí)移位寄存器的第三輸出信號(hào)OUTPUT_N_1，第一時(shí)鐘信號(hào)端CLK1耦接第二時(shí)鐘信號(hào)Clock2，第二時(shí)鐘信號(hào)端CLK2耦接第一時(shí)鐘信號(hào)Clock1，第一輸出端OUTPUT_L輸出第一輸出信號(hào)OUTPUT_L_2，第二輸出端OUTPUT_R輸出第二輸出信號(hào)OUTPUT_R_2，第三輸出端OUTPUT_N輸出第三輸出信號(hào)OUTPUT_N_2。

在第三級(jí)移位寄存器中，輸入端STV被輸入來自第二級(jí)移位寄存器的第三輸出信號(hào)OUTPUT_N_2，第一時(shí)鐘信號(hào)端CLK1耦接第一時(shí)鐘信號(hào)Clock1，第二時(shí)鐘信號(hào)端CLK2耦接第二時(shí)鐘信號(hào)Clock2，第一輸出端OUTPUT_L輸出第一輸出信號(hào)OUTPUT_L_3，第二輸出端OUTPUT_R輸出第二輸出信號(hào)OUTPUT_R_3，第三輸出端OUTPUT_N輸出第三輸出信號(hào)OUTPUT_N_3。

在第四級(jí)移位寄存器中，輸入端STV被輸入來自第三級(jí)移位寄存器的第三輸出信號(hào)OUTPUT_N_3，第一時(shí)鐘信號(hào)端CLK1耦接第二時(shí)鐘信號(hào)Clock2，第二時(shí)鐘信號(hào)端CLK2耦接第一時(shí)鐘信號(hào)Clock1，第一輸出端OUTPUT_L輸出第一輸出信號(hào)OUTPUT_L_4，第二輸出端OUTPUT_R輸出第二輸出信號(hào)OUTPUT_R_4，第三輸出端OUTPUT_N輸出第三輸出信號(hào)OUTPUT_N_4。

隨后的移位寄存器的連接方式以此類推，不再贅述。

圖6示出根據(jù)本發(fā)明的實(shí)施例的驅(qū)動(dòng)如圖2所示的移位寄存器100的驅(qū)動(dòng)方法的示意性流程圖。

在第一時(shí)間段(即步驟S602)，在第一時(shí)鐘信號(hào)CLK1的控制下，通過第一電壓端設(shè)置第一節(jié)點(diǎn)P的電壓并且通過輸入端STV設(shè)置第二節(jié)點(diǎn)Q的電壓，從而控制第一輸出模塊140和第二輸出模塊150的輸出，以及由第二節(jié)點(diǎn)Q的電壓和第二時(shí)鐘信號(hào)CLK2控制第三輸出模塊160的輸出。

在第二時(shí)間段(即步驟S604)，保持第二節(jié)點(diǎn)Q的電壓，在第二節(jié)點(diǎn)Q的電壓的控制下將第一時(shí)鐘信號(hào)CLK1輸入第一節(jié)點(diǎn)P，根據(jù)第一選擇信號(hào)SW1和第二選擇信號(hào)SW2來控制第三節(jié)點(diǎn)X的電壓，從而控制第一輸出模塊140的輸出，根據(jù)第三選擇信號(hào)SW3和第四選擇信號(hào)SW4來控制第四節(jié)點(diǎn)Y的電壓，從而控制第二輸出模塊150的輸出，以及由第二節(jié)點(diǎn)Q的電壓和第二時(shí)鐘信號(hào)CLK2控制第三輸出模塊160的輸出。

在第三時(shí)間段(即步驟S606)，在第一時(shí)鐘信號(hào)CLK1的控制下，通過第一電壓端設(shè)置第一節(jié)點(diǎn)P的電壓并且通過輸入端STV設(shè)置第二節(jié)點(diǎn)Q的電壓，從而控制第一輸出模塊140和第二輸出模塊150的輸出。

在第四時(shí)間段(即步驟S608)，保持第一節(jié)點(diǎn)P和第二節(jié)點(diǎn)Q的電壓，由第一節(jié)點(diǎn)P的電壓控制第一輸出模塊140和第二輸出模塊150的輸出，由第二節(jié)點(diǎn)Q的電壓和第二時(shí)鐘信號(hào)CLK2控制第三輸出模塊160的輸出。

在一個(gè)示例中，在第二時(shí)間段，在通過控制第三節(jié)點(diǎn)X的電壓而打開第二時(shí)鐘信號(hào)CLK2到第一輸出模塊140的通路的情況下，從第一輸出模塊140輸出第二時(shí)鐘信號(hào)CLK2；在通過控制第三節(jié)點(diǎn)X的電壓而關(guān)閉第二時(shí)鐘信號(hào)CLK2到第一輸出模塊140的通路的情況下，通過保持模塊120保持第一輸出模塊140的輸出。

在一個(gè)示例中，在第二時(shí)間段，在通過控制第四節(jié)點(diǎn)Y的電壓而打開第二時(shí)鐘信號(hào)CLK2到第二輸出模塊150的通路的情況下，從第二輸出模塊150輸出第二時(shí)鐘信號(hào)CLK2；在通過控制第四節(jié)點(diǎn)Y的電壓而關(guān)閉第二時(shí)鐘信號(hào)CLK2到第二輸出模塊150的通路的情況下，通過保持模塊120保持第二輸出模塊150的輸出。

如前所述，根據(jù)本發(fā)明實(shí)施例的移位寄存器及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)裝置，對(duì)移位寄存器結(jié)構(gòu)做出改進(jìn)以適用于折疊顯示，并能夠更好地控制輸出信號(hào)的延遲，更有利于驅(qū)動(dòng)用于折疊顯示的陣列基板和顯示裝置。

本發(fā)明實(shí)施例提供的顯示裝置可以應(yīng)用于任何具有顯示功能的產(chǎn)品，例如，電子紙、手機(jī)、平板電腦、電視機(jī)、筆記本電腦、數(shù)碼相框或?qū)Ш絻x等。

除非上下文中另外明確地指出，否則在本文和所附權(quán)利要求中所使用的詞語的單數(shù)形式包括復(fù)數(shù)，反之亦然。因而，當(dāng)提及單數(shù)時(shí)，通常包括相應(yīng)術(shù)語的復(fù)數(shù)。相似地，措辭“包含”和“包括”將解釋為包含在內(nèi)而不是獨(dú)占性地。同樣地，術(shù)語“包括”和“或”應(yīng)當(dāng)解釋為包括在內(nèi)的，除非本文中明確禁止這樣的解釋。在本文中使用術(shù)語“示例”之處，特別是當(dāng)其位于一組術(shù)語之后時(shí)，所述“示例”僅僅是示例性的和闡述性的，且不應(yīng)當(dāng)被認(rèn)為是獨(dú)占性的或廣泛性的。

適應(yīng)性的進(jìn)一步的方面和范圍從本文中提供的描述變得明顯。應(yīng)當(dāng)理解，本申請(qǐng)的各個(gè)方面可以單獨(dú)或者與一個(gè)或多個(gè)其它方面組合實(shí)施。還應(yīng)當(dāng)理解，本文中的描述和特定實(shí)施例旨在僅說明的目的并不旨在限制本申請(qǐng)的范圍。

以上對(duì)本發(fā)明的若干實(shí)施例進(jìn)行了詳細(xì)描述，但顯然，本領(lǐng)域技術(shù)人員可以在不脫離本發(fā)明的精神和范圍的情況下對(duì)本發(fā)明的實(shí)施例進(jìn)行各種修改和變型。本發(fā)明的保護(hù)范圍由所附的權(quán)利要求限定。