0UTPUT2、0UTPUT3、0UTPUT4)。
[0058]更具體地，本發(fā)明實(shí)施例中的所有開關(guān)元件均為薄膜晶體管一一開關(guān)元件的第一端與第二端分別為薄膜晶體管的源極和漏極中的一個，開關(guān)元件的第三端為薄膜晶體管的柵極。以第一級開關(guān)單元SI為例，薄膜晶體管Ql?Q4的柵極連接至Ul的輸出端OUT，源極與漏極中的一個分別連接至CLKl?CLK4，另一個分別連接至該掃描驅(qū)動電路的輸出端OUTPUTI ?0UTPUT4。
[0059]圖4是圖1所示的掃描驅(qū)動電路的一種驅(qū)動信號時序圖。如圖4所示，CLKl?CLK4的占空比相同均為25%，并且相位依次滯后一個固定值。當(dāng)移位寄存器單元Ul接收到起始信號STV時，在CLKA、CLKB的作用下，輸出端OUT會輸出高電平的脈沖信號，此時開關(guān)單元SI中的薄膜晶體管Ql?Q4會開啟，即薄膜晶體管Ql?Q4的源極和漏極導(dǎo)通，CLKl?CLK4會通過薄膜晶體管Ql?Q4傳輸至該掃描驅(qū)動模塊的輸出端0UTPUT1?0UTPUT4。
[0060]移位寄存器單元U2的輸入端IN接收到移位寄存器單元Ul輸出端OUT的信號，在CLKA, CLKB的作用下，輸出端0UT2會輸出高電平的脈沖信號，從而使得第二級開關(guān)單元S2中所有的薄膜晶體管Q5?Q8開啟。CLKl?CLK4會通過薄膜晶體管Q5?Q8傳輸至該掃描驅(qū)動模塊的輸出端0UTPUT5?0UTPUT8。
[0061]同樣地，隨著m級移位寄存器單元逐級輸出脈沖信號，掃描驅(qū)動電路的輸出端會按照圖1中從上至下的順序依次輸出波形與CLKl?CLK4中一個單脈沖的波形相同的掃描信號，從而實(shí)現(xiàn)上述單脈沖的掃描信號在若干個輸出端處的逐級輸出。
[0062]需要說明的是，雖然本發(fā)明實(shí)施例中每個開關(guān)單元均包括4個開關(guān)元件，并分別與4個第二時鐘信號和4個掃描驅(qū)動電路的輸出端相連，但其數(shù)量還可以是2個、3個、5個、6個或者更多。更一般地來說，上述掃描驅(qū)動電路可以包括m級移位寄存器單元與m級開關(guān)單元;m級開關(guān)單元中任一級開關(guān)單元包括η個開關(guān)元件，η個開關(guān)元件的第一端與η個第二時鐘信號一對一連接，第三端連接本級的移位寄存器單元;m級開關(guān)單元中所有的開關(guān)元件的第二端與mXn個輸出端一對一連接；m、n均大于等于2。由此，可以通過與上文類似的方式實(shí)現(xiàn)單脈沖的掃描信號在若干個輸出端處的逐級輸出。
[0063]圖5至圖7是圖1所示的掃描驅(qū)動電路的另外幾種驅(qū)動信號的時序圖。與圖4所示的驅(qū)動信號相同的是，圖5至圖7中CLKl?CLK4的占空比仍均為25% ;而圖4所示的驅(qū)動信號不同的是，CLKl?CLK4在相位滯后的順序上有所區(qū)別。以與第一級移位寄存器單元Ul對應(yīng)的開關(guān)單元SI為例，在圖4所示的驅(qū)動信號的時序下，掃描驅(qū)動電路的輸出端OUTPUT I ?0UTPUT4 輸出掃描信號的順序?yàn)?OUTPUT I — 0UTPUT2 — 0UTPUT3 — 0UTPUT4 ；而在圖5所示的驅(qū)動信號的時序下，掃描驅(qū)動電路的輸出端OUTPUT I?0UTPUT4輸出掃描信號的順序?yàn)镺UTPUT I — 0UTPUT3 — 0UTPUT2 — 0UTPUT4 ;在圖6所示的驅(qū)動信號的時序下，掃描驅(qū)動電路的輸出端0UTPUT1?0UTPUT4輸出掃描信號的順序?yàn)?UTPUT4 — 0UTPUT3 — 0UTPUT2 — OUTPUT I ;在圖7所示的驅(qū)動信號的時序下，掃描驅(qū)動電路的輸出端0UTPUT1?0UTPUT4輸出掃描信號的順序?yàn)?UIPUT4 — 0UTPUT2 — 0UTPUT3 — OUTPUTlo
[0064]可以看出，本發(fā)明實(shí)施例可以在不改變掃描驅(qū)動電路的電路結(jié)構(gòu)的情況下，通過改變驅(qū)動信號的時序來調(diào)整各輸出端處掃描信號的輸出順序。相比之下，現(xiàn)有技術(shù)中的掃描驅(qū)動電路如果需要改變掃描信號的輸出順序，則通常都要涉及至少部分電路連接關(guān)系的改變，操作成本可能會非常高。因此，本發(fā)明實(shí)施例可以在一定程度上解決現(xiàn)有的掃描驅(qū)動電路的輸出信號時序單一而更改成本高的技術(shù)問題?？梢岳斫獾氖牵景l(fā)明實(shí)施例的掃描驅(qū)動電路還可以通過其他方式調(diào)整上述驅(qū)動信號的時序以實(shí)現(xiàn)其他形式的掃描信號的輸出。
[0065]圖8是本發(fā)明又一實(shí)施例中一種掃描驅(qū)動電路的電路結(jié)構(gòu)示意圖。參見圖8，該掃描驅(qū)動電路包括m級移位寄存器單元與m級開關(guān)單元；所述m級開關(guān)單元中的任一級開關(guān)單元包括4個開關(guān)元件，這4個開關(guān)元件的第三端均與本級的移位寄存器單元相連，第一端與4個第二時鐘信號一對一連接；除第一級之外的任一級開關(guān)單元的4個開關(guān)元件包括I個第一類開關(guān)元件、2個第二類開關(guān)元件和I個第三類開關(guān)元件。本發(fā)明實(shí)施例中的掃描驅(qū)動電路具體包括3m+l個輸出端，前4個輸出端與第一級開關(guān)單元的4個開關(guān)元件的第二端一對一連接，后3m-3個輸出端與所有的第二類開關(guān)元件和所有的第三類開關(guān)元件一對一連接；第二級開關(guān)單元中的第一類開關(guān)元件的第二端與第一級開關(guān)單元中的一個開關(guān)元件的第二端相連；除第一級之外的任一級開關(guān)單元中的第一類開關(guān)元件的第二端與上一級開關(guān)單元中的第三類開關(guān)元件的第二端相連；所述m大于等于2。可以看出，對應(yīng)于每一開關(guān)單元，掃描驅(qū)動電路都包括一組輸出端；除第一級之外的任一級開關(guān)單元中，一個開關(guān)元件的第二端與上一級開關(guān)單元中的一個開關(guān)元件的第二端連接掃描驅(qū)動電路的同一個輸出端；同一開關(guān)單元中，所有開關(guān)元件的第二端所連接的輸出端各不相同。
[0066]舉例來說，對應(yīng)于第二級移位寄存器單元U2，第二級開關(guān)單元S2包括4個作為開關(guān)元件的薄膜晶體管Q5?Q8，其中的Q5屬于第一類開關(guān)元件，Q6與Q7屬于第二類開關(guān)元件，Q8屬于第三類開關(guān)元件。可以看出，薄膜晶體管Ql?Q4的柵極連接至U2的輸出端OUT，源極與漏極中的一個分別連接至CLKl?CLK4，另一個連接至該掃描驅(qū)動電路的一個輸出端。具體地，3m+l個輸出端的前4個與第一級開關(guān)單元的4個開關(guān)元件Ql?Q4 —對一連接，后3m-3個輸出端與所有的第二類開關(guān)元件(如圖8中的Q6、Q7、Ql(KQll)和所有的第三類開關(guān)元件(如圖8中的Q8和Q12) —對一連接。同時，第二級開關(guān)單元S2中的第一類開關(guān)元件Q5的第二端與第一級開關(guān)單元中的一個開關(guān)元件Q4的第二端相連，除第一級之外的任一級開關(guān)單元中的第一類開關(guān)元件(如圖8中的Q1、Q5、Q9和Q13)的第二端與上一級開關(guān)單元中的第三類開關(guān)元件的第二端相連。
[0067]基于上述結(jié)構(gòu)，除第一級之外的任意兩級相鄰的開關(guān)單元都可以共用一個掃描驅(qū)動電路的輸出端，從而可以實(shí)現(xiàn)掃描驅(qū)動電路對像素電路進(jìn)行預(yù)充電的功能。
[0068]舉例來說，圖9是圖8所示的掃描驅(qū)動電路的一種驅(qū)動信號的時序圖。參見圖9，本發(fā)明實(shí)施例中的至少兩個第二時鐘信號包括如圖9中所示的四個時鐘信號CLKl?CLK4，其中相位最超前的CLKl與相位最滯后的CLK4的占空比為CLK2、CLK3的占空比的一半。當(dāng)然，對于其他任意數(shù)量的第二時鐘信號，同樣可以有:相位最超前的第二時鐘信號與相位最滯后的第二時鐘信號的占空比為其他任意一個第二時鐘信號的占空比的一半。
[0069]可以理解的是，像素電路可以在接收到掃描驅(qū)動電路所輸出的掃描信號時可以將數(shù)據(jù)線上的數(shù)據(jù)電壓寫入至所在的像素中，而連接一列像素的數(shù)據(jù)線可以在與掃描信號的時序?qū)?yīng)的情況下依次輸出每一行像素的數(shù)據(jù)電壓。而對于本發(fā)明實(shí)施例，具體的數(shù)據(jù)電壓寫入情況轉(zhuǎn)變?yōu)橄率隽鞒?
[0070]以對應(yīng)于第一級移位寄存器單元Ul的開關(guān)單元SI為例:Q1?Q4在第I1、II1、IV階段內(nèi)的開啟會使得0UTPUT1?0UTPUT4在第I1、II1、IV階段內(nèi)的輸出波形與CLKl?CLK4的波形相對應(yīng)，而Q5、Q6在第V階段內(nèi)的開啟會使得0UTPUT4、0UTPUT5在第V階段內(nèi)的輸出波形分別與CLKl和CLK2相對應(yīng)。在附圖中未示出的是，OUTPUT I可以在第I階段內(nèi)為高電平(比如可以通過疊加一與起始信號STV時序?qū)?yīng)的外部信號來實(shí)現(xiàn))。假設(shè)OUTPUT I?0UTPUT5分別用于提供第一至第五行像素的掃描信號，從而:
[0071]第I階段內(nèi)，第一行的像素電路利用數(shù)據(jù)線上的電壓為第一行像素預(yù)充電，也就是在數(shù)據(jù)電壓開始為第一行像素所等效的電容充電之前，先利用數(shù)據(jù)線上的電壓為該電容充電