；Gate2:n行柵線中的第二行柵線；Gate3:n行柵線中的第三行柵線。
【具體實施方式】
[0033]以下結(jié)合附圖對本發(fā)明的【具體實施方式】進(jìn)行詳細(xì)說明。應(yīng)當(dāng)理解的是，此處所描述的【具體實施方式】僅用于說明和解釋本發(fā)明，并不用于限制本發(fā)明。
[0034]本發(fā)明提供一種移位寄存器單元的實施方式，圖1為本發(fā)明實施方式提供的移位寄存器單元的示意圖。如圖1所示，在本實施方式中，所述移位寄存器單元包括驅(qū)動信號生成模塊I和選擇模塊2，其中，所述驅(qū)動信號生成模塊I用于生成驅(qū)動?xùn)啪€開啟的驅(qū)動信號，所述驅(qū)動信號所持續(xù)的時間等于掃描η行柵線所需的時間；所述n ^ 2 ;所述選擇模塊2與η行柵線的輸入端連接，用于將所述驅(qū)動信號生成模塊I依次與η行柵線選通，將所生成的所述驅(qū)動信號依次輸入所述η行柵線。
[0035]首先，設(shè)一幀畫面中每行柵線開啟的時間為t，在此情況下，驅(qū)動信號生成模塊I所生成的驅(qū)動信號所持續(xù)的時間為nX t。所述選擇模塊2在該nX t時段內(nèi)，將驅(qū)動信號生成模塊I與η行柵線依次選通，可以實現(xiàn)向該η行柵線內(nèi)依次輸入驅(qū)動模塊生成模塊I所生成的驅(qū)動信號，驅(qū)動該η行柵線依次開啟。
[0036]由上述可知，本實施方式中，輸入向η行柵線的驅(qū)動信號由一個驅(qū)動信號生成模塊I所生成，與現(xiàn)有技術(shù)相比，這樣在柵極驅(qū)動電路中減少了驅(qū)動信號生成模塊I的數(shù)量；而每個驅(qū)動信號生成模塊I一般包括多個薄膜晶體管和電容等器件，因此，這樣可以減少柵極驅(qū)動電路所占用的面積，從而有助于實現(xiàn)窄邊框，增大顯示裝置的有效顯示區(qū)的面積，提高顯示裝置的屏占比；同時，還可以給保護(hù)電路的布置提供足夠的空間，這樣可以提高電路的抗ESD (靜電釋放)能力。
[0037]具體地，在本實施方式中，可以在單邊驅(qū)動的基礎(chǔ)上實現(xiàn)窄邊框，這樣相比現(xiàn)有技術(shù)中的通過雙邊驅(qū)動實現(xiàn)窄邊框的技術(shù)方案，可以改善高溫抖動、隔行顯示等相關(guān)不良；當(dāng)然，也可以同時采用雙邊驅(qū)動，以進(jìn)一步降低邊框的寬度，即實現(xiàn)更窄邊框。
[0038]本實施方式中，所述選擇模塊2可以包括η個薄膜晶體管，每個薄膜晶體管的控制極與一時鐘信號端連接，源極與驅(qū)動信號生成模塊I的輸出端連接，漏極與一行柵線的輸入端連接。具體地，時鐘信號端向薄膜晶體管的控制極輸入時鐘信號，該時鐘信號控制薄膜晶體管的開閉，在薄膜晶體管開啟時，所述驅(qū)動信號生成模塊I的輸出端和與該薄膜晶體管的漏極連接的柵線連接，從而將驅(qū)動信號生成模塊I所生成的驅(qū)動信號輸入至所述柵線。
[0039]下面以η = 2為例，結(jié)合圖2，對本實施方式提供的移位寄存器單元的工作原理和過程進(jìn)行詳細(xì)描述。
[0040]在η = 2時，如圖2所示，所述選擇模塊2與兩行柵線連接，分別為第一行柵線Gatel和第二行柵線Gate2。選擇模塊2包括第^^一晶體管Mll和第十二晶體管M12 ;所述第十一晶體管Mll的控制極與第二時鐘信號端CLK2連接，源極與驅(qū)動信號生成模塊I的輸出端OUTPUT連接，漏極與柵線Gatel的輸入端連接；第十二晶體管M12的控制極與第三時鐘信號端CLK3連接，源極與驅(qū)動信號生成模塊I的輸出端OUTPUT連接，漏極與柵線Gate2的輸入端連接。
[0041]在驅(qū)動信號生成模塊I生成驅(qū)動信號時，如圖3所示，在第一階段tl，所述第二時鐘信號端CLK2為高電平，第三時鐘信號端CLK3為低電平，在此情況下，所述第十一晶體管Mll開啟，第十二晶體管M12關(guān)閉，使驅(qū)動信號生成模塊I與柵線Gatel連通，而柵線Gate2與驅(qū)動信號生成模塊I之間處于斷開狀態(tài)，從而在該第一階段tl內(nèi)，所述驅(qū)動信號輸入至柵線Gatel內(nèi)。在第二階段t2，所述第二時鐘信號端CLK2為低電平，第三時鐘信號端CLK3為高電平，在此情況下，所述第十一晶體管Mll關(guān)閉，第十二晶體管M12開啟，使驅(qū)動信號生成模塊I與柵線Gate2連通，而柵線Gatel與驅(qū)動信號生成模塊I之間處于斷開狀態(tài)，從而在該第二階段t2內(nèi)，所述驅(qū)動信號輸入至柵線Gate2內(nèi)。由上可知，柵線Gatel和Gate2依次被驅(qū)動信號開啟。
[0042]所述移位寄存器單元還可以包括降噪模塊3，所述降噪模塊3用于降低輸入到柵線中的驅(qū)動信號的噪聲，從而可以提高顯示品質(zhì)。具體地，所述降噪模塊3包括η-l個降噪單元30，所述η-l個降噪單元30分別與η行柵線中最后開啟的η_1行柵線--對應(yīng)；每個降噪單元30在其對應(yīng)的柵線開啟時，將先于該柵線開啟的柵線與低電壓端連接。一般地，先開啟的柵線在關(guān)閉后，會存在噪聲信號，對輸入到在其后開啟的柵線中的驅(qū)動信號造成干擾。本實施方式中，向后開啟的柵線輸入驅(qū)動信號時，該柵線所對應(yīng)的降噪單元30將先于該柵線開啟的柵線與低電壓端連接，可以降低其噪聲，從而使輸入到該降噪單元30所對應(yīng)的柵線中的驅(qū)動信號更準(zhǔn)確，這樣就可以提高顯示品質(zhì)。
[0043]進(jìn)一步地，與η行柵線中的第m行柵線對應(yīng)的降噪單元包括m_l個薄膜晶體管，所述2 < m < η ;且所述m-Ι個薄膜晶體管的控制極均與該第m行柵線的輸入端連接，源極均與低電壓端連接，漏極分別與η行柵線中的第I?m-Ι行柵線的輸入端一一對應(yīng)地連接。
[0044]仍以圖2所示的η = 2的移位寄存器單元為例，降噪模塊3包括一個與柵線Gate2對應(yīng)的降噪單元30，該降噪單元30為第十三晶體管M13，其控制極與柵線Gate2的輸入端連接，源極與一低電壓端VGL (本實施例中選擇第二低電壓端VGL)連接，漏極與柵線Gatel連接。在向柵線Gate2輸入驅(qū)動信號時，輸入到柵線Gate2上的驅(qū)動信號會將第十三晶體管M13開啟，從而使柵線Gatel與低電壓端VGL連接，這時柵線Gatel中的信號雜波就會減少，從而降低對輸入到柵線Gate2中的驅(qū)動信號的干擾。
[0045]圖4示出了 n = 3時，降噪模塊3的具體電路結(jié)構(gòu)。如圖4所示，在η = 3時，驅(qū)動信號生成模塊I與三行柵線連接，分別為Gatel、Gate2和Gate3 ;選擇模塊包括三個晶體管，分別為第十一晶體管M11、第十二晶體管M12和第十四晶體管M14，其分別與柵線Gatel、Gate2和柵線Gate3連接；所述降噪模塊3包括兩個降噪單元30，該兩個降噪單元30分別與柵線Gate2和Gate3對應(yīng)。其中，與柵線Gate2對應(yīng)的降噪單元30包括第十三晶體管M13，其控制極與柵線Gate2的輸入端連接，源極與一低電壓端VGL連接，漏極與柵線Gatel連接；與柵線Gate3對應(yīng)的降噪單元30包括第十五晶體管M15和第十六晶體管M16，所述第十五晶體管M15的控制極與柵線Gate3連接，源極與低電壓端VGL連接，漏極與柵線Gatel連接；所述第十六晶體管M16的控制極與柵線Gate3連接，源極與低電壓端VGL連接，漏極與柵線Gate2連接。
[0046]以上僅以η = 2和η = 3為例，對降噪模塊3的結(jié)構(gòu)進(jìn)行了詳細(xì)描述，在η的值大于3時，所述降噪模塊3的結(jié)構(gòu)與上述類似，在此就不再贅述。
[0047]根據(jù)上述可知，在η = 2時，所述選擇模塊2和降噪模塊3的結(jié)構(gòu)最為簡單，因此，在實際中，優(yōu)選所述η的值為2，以使柵極驅(qū)動電路的線路結(jié)構(gòu)更簡單。
[0048]所述驅(qū)動信號生成模塊I的具體結(jié)構(gòu)可以如圖2所示，具體地，其包括第一至第十晶體管Ml?Μ10，以及第一電容Cl ;其中，所述第一晶體管Ml的控制極與信號輸入端INPUT連接，源極與第一高電壓端VDD連接，漏極與上拉結(jié)點I3U連接；所述第二晶體管M2的控制極與復(fù)位信號端Reset連接，源極與第一低電壓端VSS連接，漏極與上拉結(jié)點連接；所述第三晶體管M3的控制極與上拉結(jié)點I3U連接，源極與第一時鐘信號端CLKl連接，漏極與輸出端OUTPUT連接；所述第四晶體管M4的控制極和源極與第二高電壓端VGH連接，漏極與第五晶體管M5的控制極連接；所述第五晶體管M5的源極與第二高電壓端VGH連接，漏極與下拉節(jié)點H)連接；所述第六晶體管M6的控制極與上拉節(jié)點I3U連接，源極與第二低電壓端VGL連接，漏極與下