柵極驅(qū)動電路和使用柵極驅(qū)動電路的顯示器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種顯示器，尤指一種使用柵極驅(qū)動(Gate driver on array,GOA)電路的顯示器。
【背景技術(shù)】
[0002]G0A電路是利用薄膜晶體管顯示器Array制程將柵極驅(qū)動器制作在具有薄膜晶體管(Thin film transistor，TFT)陣列的基板上，以實(shí)現(xiàn)逐行掃描的驅(qū)動方式。
[0003]G0A電路包含數(shù)個(gè)G0A電路單元，每一 G0A電路單元由數(shù)個(gè)晶體管和數(shù)個(gè)電容構(gòu)成。由于G0A電路直接形成玻璃基板的側(cè)邊上，因此每一 G0A電路單元的晶體管和電容的數(shù)量越少，G0A電路占用的玻璃基板面積就越少。此外，每一 G0A電路單元在每一次信號切換的時(shí)候都會對寄生電容的充放電。因此頻率較高的時(shí)鐘信號對寄生電容產(chǎn)生的功耗影響較大。尤其是用于下拉模塊的時(shí)鐘信號對于寄生電容產(chǎn)生的功耗影響尤為明顯。
[0004]因此如何制造一種可以減少使用晶體管數(shù)量和降低功耗的柵極驅(qū)動電路是業(yè)界努力的目標(biāo)。

【發(fā)明內(nèi)容】

[0005]有鑒于此，本發(fā)明的目的是提供一種柵極驅(qū)動電路和使用柵極驅(qū)動電路的顯示器，以解決現(xiàn)有技術(shù)的問題。
[0006]本發(fā)明的技術(shù)方案提供一種柵極驅(qū)動電路，其包含數(shù)個(gè)G0A電路單元。數(shù)個(gè)所述G0A電路單元以串接的方式耦接，每一級G0A電路單元用來依據(jù)前兩級G0A電路單元輸出的掃描信號、后兩級G0A電路單元輸出的掃描信號、第一時(shí)鐘信號、第二時(shí)鐘信號、第三時(shí)鐘信號、第四時(shí)鐘信號、第一開啟信號以及第二開啟信號，在輸出端輸出掃描信號。每兩級G0A電路單元共享一下拉電路。所述下拉電路包括:第一晶體管，其柵極電性連接所述第一開啟信號，其漏極電性連接所述第一時(shí)鐘信號或所述第二時(shí)鐘信號；第二晶體管，其柵極電性連接所述第二開啟信號，其漏極電性連接所述第二時(shí)鐘信號或所述第一時(shí)鐘信號；及第三晶體管，其柵極電性連接所述第一晶體管和所述第二晶體管的源極，其漏極電性連接第一固定電壓。每一 G0A電路單元包括:輸入控制模塊，電性連接一控制節(jié)點(diǎn)，用來依據(jù)所述第一開啟信號、所述第二開啟信號、所述前兩級G0A電路單元輸出的掃描信號以及所述后兩級G0A電路單元輸出的掃描信號，調(diào)整所述控制節(jié)點(diǎn)的電壓；輸出控制模塊，電性連接所述控制節(jié)點(diǎn)，用來依據(jù)施加于所述控制節(jié)點(diǎn)的電壓，輸出所述掃描信號；以及下拉維持模塊，電性連接所述輸入控制模塊和所述輸出控制模塊，用來維持所述掃描信號的低電平。
[0007]依據(jù)本發(fā)明的實(shí)施例，所述輸入控制模塊包括:第四晶體管，其柵極電性連接所述前兩級G0A電路單元輸出的掃描信號，其漏極電性連接所述第一開啟信號，其源極電性連接所述控制節(jié)點(diǎn)；及第五晶體管，其柵極電性連接所述后兩級G0A電路單元輸出的掃描信號，其漏極電性連接所述第二開啟信號，其源極電性連接所述控制節(jié)點(diǎn)。
[0008]依據(jù)本發(fā)明的實(shí)施例，所述輸出控制模塊包括:第六晶體管，其柵極電性連接所述第一固定電壓，其漏極電性連接所述控制節(jié)點(diǎn)；及第七晶體管，其柵極電性連接所述第六晶體管的源極，其漏極電性連接所述第三時(shí)鐘信號或是所述第四時(shí)鐘信號，其源極電性連接所述輸出端。
[0009]依據(jù)本發(fā)明的實(shí)施例，所述下拉維持模塊包括:第八晶體管，其柵極電性連接所述第三晶體管的源極，其漏極電性連接所述控制節(jié)點(diǎn)，其源極電性連接第二固定電壓；第九晶體管，其柵極電性連接所述控制節(jié)點(diǎn)，其漏極電性連接所述第三晶體管的源極，其源極電性連接所述第二固定電壓；第十晶體管，其柵極電性連接所述第三晶體管的源極，其漏極電性連接所述輸出端，其源極電性連接所述第二固定電壓；及電容，其兩端分別連接所述第九晶體管的柵極和所述第二固定電壓。
[0010]依據(jù)本發(fā)明的實(shí)施例，每兩級G0A電路單元的其中一個(gè)G0A電路單元的所述第七晶體管的漏極電性連接所述第三時(shí)鐘信號，另一個(gè)G0A電路單元的所述第七晶體管的漏極電性連接所述第四時(shí)鐘信號。
[0011]依據(jù)本發(fā)明的實(shí)施例，每一晶體管皆為N型金氧半導(dǎo)體晶體管，所述第一固定電壓為低電平，所述第二固定電壓為高電平。
[0012]依據(jù)本發(fā)明的實(shí)施例，每四個(gè)串接的G0A電路單元組成一 G0A電路單元組，所述G0A電路單元組包含第一下拉電路以及第二下拉電路，所述第一下拉電路的第一晶體管的柵極和漏極分別電性連接所述第一開啟信號和所述第一時(shí)鐘信號，所述第一下拉電路的第二晶體管的柵極和漏極分別電性連接所述第二開啟信號和所述第二時(shí)鐘信號。所述第二下拉電路的第一晶體管的柵極和漏極分別電性連接所述第一開啟信號和所述第二時(shí)鐘信號，所述第二下拉電路的第二晶體管的柵極和漏極分別電性連接所述第二開啟信號和所述第一時(shí)鐘信號。
[0013]依據(jù)本發(fā)明的實(shí)施例，所述第一時(shí)鐘信號、所述第二時(shí)鐘信號、所述第三時(shí)鐘信號和所述第四時(shí)鐘信號輸出脈沖的時(shí)序互不重疊。
[0014]本發(fā)明的技術(shù)方案又提供一種顯示器包含源極驅(qū)動器以及如上述的柵極驅(qū)動電路，所述柵極驅(qū)動電路輸出掃描信號使得數(shù)個(gè)晶體管開啟，同時(shí)所述源極驅(qū)動器輸出對應(yīng)的數(shù)據(jù)信號至數(shù)個(gè)像素單元使其顯示灰階。
[0015]相較于現(xiàn)有技術(shù)，本發(fā)明的柵極驅(qū)動電路的每兩級G0A電路單元共享一下拉電路，不僅可以減少柵極驅(qū)動電路使用的晶體管數(shù)量，也可以減少第一時(shí)鐘信號和第二時(shí)鐘信號的頻率。減少第一時(shí)鐘信號和第二時(shí)鐘信號的頻率導(dǎo)致減少對寄生電容充放電的頻率，進(jìn)而減低柵極驅(qū)動電路的整體功耗，具有省電的有益效果。
[0016]為了能更進(jìn)一步了解本發(fā)明的特征以及技術(shù)內(nèi)容，請參閱以下有關(guān)本發(fā)明的詳細(xì)說明與附圖，然而附圖僅提供參考與說明用，并非用來對本發(fā)明加以限制。
【附圖說明】
[0017]圖1是本發(fā)明使用柵極驅(qū)動電路的顯示器的示意圖。
[0018]圖2是本發(fā)明較佳實(shí)施例的G0A電路單元的電路圖。
[0019]圖3是G0A電路單元組的輸入信號和輸出信號的時(shí)序圖。
【具體實(shí)施方式】
[0020]以下各實(shí)施例的說明是參考附加的圖式，用以例示本發(fā)明可用以實(shí)施的特定實(shí)施例。本發(fā)明所提到的方向用語，例如「上」、「下」、「前」、「后」、「左」、「右」、「內(nèi)」、「外」、「側(cè)面」等，僅是參考附加圖式的方向。因此，使用的方向用語是用以說明及理解本發(fā)明，而非用以限制本發(fā)明。
[0021]請參閱圖1，圖1是本發(fā)明使用柵極驅(qū)動(Gate driver on array,GOA)電路的顯示器10的示意圖。顯示器10可以為液晶顯示器或是有機(jī)發(fā)光二極管顯示器。顯示器10包含G0A電路12、玻璃基板14、源極驅(qū)動器(source driver) 16以及控制器18?；?4上設(shè)置數(shù)個(gè)呈矩陣排列的像素(Pixel)和G0A電路12，而每一個(gè)像素包含三個(gè)分別代表紅綠藍(lán)(RGB)三原色的像素單元20構(gòu)成。以一個(gè)1024X768分辨率的顯示器10來說，共需要1024X768X3個(gè)像素單元20組合而成。G0A電路12輸出掃描信號使得每一行的晶體管22依序開啟，同時(shí)源極驅(qū)動器16則輸出對應(yīng)的數(shù)據(jù)信號至一整列的像素單元20使其充電到各自所需的電壓，以顯示不同的灰階。當(dāng)同一行充電完畢后，G0A電路12便將該行的掃描信號關(guān)閉，然后G0A電路12再輸出掃描信號將下一行的晶體管22打開，再由源極驅(qū)動器16對下一行的像素單元20進(jìn)行充放電。如此依序下去，直到所有像素單元20都充電完成，再從第一行開始充電。
[0022]G0A電路12放置在玻璃基板14的兩側(cè)，兩個(gè)G0A電路12分別包含多個(gè)G0A電路單元 SR(1)、SR(3)、...SR(767)以及 SR(2)、SR(4)、...SR(768) 0 多個(gè) GOA 電路單元 SR(1)?SR(768)是一對一的連接到多行像素單元20。也就是說，兩個(gè)G0A電路12分別用來控制單數(shù)和偶數(shù)行的像素單元20。當(dāng)控制器18產(chǎn)生的時(shí)鐘信號CK1-CK4以及G0A致動信號STV1、STV2傳送至G0A電路單元SR(1)?SR(768)時(shí)，G0A電路單元SR(1)?SR(768)會產(chǎn)生掃描信號至像素單元20。
[0023]請參閱圖2，圖2是本發(fā)明較佳實(shí)施例的G0A電路單元SR(n)的電路圖。本實(shí)施例中每四個(gè)G0A電路單元SR(2n+l)、SR(2n+3)、SR(2n+5)、SR(2n+7)構(gòu)成一個(gè)GOA電路單元組SRG。G0A電路單元SR(2n+l)用來依據(jù)前兩級G0A電路單元SR(2n_l)輸出的掃描信號G (2n-l)、后兩級G0A電路單元SR (2n+3)輸出的掃描信號G (2n+3)、第一時(shí)鐘信號CK1、第二時(shí)鐘信號CK2、第三時(shí)鐘信號CK3、第四時(shí)鐘信號CK4、第一開啟信號U2D以及第二開啟信號D2U，在輸出端OUT輸出掃描信號G(2n+1)。相鄰兩級G0A電路單元SR(2n+l)、SR(2n+3)共享第一下拉電路100a。相鄰兩級G0A電路單元SR(2n+5)、SR(2n+7)共享第二下拉電路100b。第一時(shí)鐘信號CK1、第二時(shí)鐘信號CK2、第三時(shí)鐘信號CK3和第四時(shí)鐘信號CK4輸出脈沖的時(shí)序互不重疊。
[0024]下拉電路100a包括第一晶體管T1、第二晶體管T2和第三晶體管T3。第一晶體管T1的柵極電性連接第一開啟信號U2D，其漏極電性連接第一時(shí)鐘信號CK1。第二晶體管T2的柵極電性連接第二開啟信號D2U，其漏極電性連接第二時(shí)鐘信號CK2。第三晶體管T3的柵極電性連接第一晶體管T1和第二晶體管T2的源極，其漏極電性連接第一固定電壓VGH。下拉電路100b的第一晶體管T1的柵極電性連接第一開啟信號U2D，其漏極電性連接第二時(shí)鐘信號CK2。第二晶體管T2的柵極電性連接第二開啟信號D2U，其漏極電性連接第一時(shí)鐘信號CK1。第三晶體管T3的柵極電性連接第一晶體管T1和第二晶體管T2的源極，其漏極電性連接第一固定電壓VGH。
[0025]因?yàn)槊恳患塆0A電路單元的電路架構(gòu)相同，因此以下實(shí)施例僅以G0A