電路單元SR(2n+l)來做說明。GOA電路單元SR(2n+l)包括輸入控制模塊300、輸出控制模塊400和下拉維持模塊500。輸入控制模塊300電性連接控制節(jié)點(diǎn)Q，用來依據(jù)第一開啟信號(hào)U2D、第二開啟信號(hào)D2U、前兩級(jí)G0A電路單元SR(2n-l)輸出的掃描信號(hào)G(2n_l)以及后兩級(jí)G0A電路單元SR(2n+3)輸出的掃描信號(hào)G(2n+3)，調(diào)整控制節(jié)點(diǎn)Q的電壓。輸入控制模塊300包括第四晶體管T4和第五晶體管T5。第四晶體管T4的柵極電性連接前兩級(jí)G0A電路單元SR(2n-l)輸出的掃描信號(hào)G(2n-1)，其漏極電性連接第一開啟信號(hào)U2D，其源極電性連接控制節(jié)點(diǎn)Q。第五晶體管T5的柵極電性連接后兩級(jí)G0A電路單元SR(2n+3)輸出的掃描信號(hào)G(2n+3)，其漏極電性連接第二開啟信號(hào)D2U，其源極電性連接控制節(jié)點(diǎn)Q。
[0026]輸出控制模塊400電性連接控制節(jié)點(diǎn)Q，用來依據(jù)施加于控制節(jié)點(diǎn)Q的電壓，輸出掃描信號(hào)G(2n+1)。輸出控制模塊400包括第六晶體管T6和第七晶體管T7。第六晶體管T6的柵極電性連接第一固定電壓VGH，其漏極電性連接控制節(jié)點(diǎn)Q。第七晶體管T7的柵極電性連接第六晶體管T6的源極，其漏極電性連接第三時(shí)鐘信號(hào)CK3，其源極電性連接輸出端OUT。請(qǐng)注意，G0A電路單元SR(2n+3)的第七晶體管T7的柵極電性連接第六晶體管T6的源極，其漏極電性連接第四時(shí)鐘信號(hào)CK4。
[0027]下拉維持模塊500電性連接輸入控制模塊300和輸出控制模塊400，用來維持掃描信號(hào)G(2n+1)的低電平。下拉維持模塊500包括第八晶體管T8、第九晶體管T9、第十晶體管T10和電容C。第八晶體管T8的柵極電性連接第三晶體管T3的源極，其漏極電性連接控制節(jié)點(diǎn)Q，其源極電性連接第二固定電壓VHL。第九晶體管T9的柵極電性連接控制節(jié)點(diǎn)Q，其漏極電性連接第三晶體管T3的源極，其源極電性連接第二固定電壓VGL。第十晶體管T10的柵極電性連接第三晶體管T3的源極，其漏極電性連接輸出端0UT，其源極電性連接第二固定電壓VGL。電容C的兩端分別連接第九晶體管T9的柵極和第二固定電壓VGL。
[0028]依據(jù)圖2所示的實(shí)施例，每一晶體管皆為N型金氧半導(dǎo)體晶體管(N-type metaloxide semiconductor, PM0S)，第一固定電壓VGH為高電平，第二固定電壓VGL為低電平。
[0029]請(qǐng)參閱圖3，圖3是G0A電路單元組的輸入信號(hào)和輸出信號(hào)的時(shí)序圖。對(duì)G0A電路單元SR(2n+l)和SR(2n+3)來說，在tl期間，第一時(shí)鐘信號(hào)CK1和第一開啟信號(hào)U2D皆處于高電平，使得第一晶體管T1導(dǎo)通第一時(shí)鐘信號(hào)CK1的高電平。此時(shí)，第三晶體管T3的柵極因?yàn)楦唠娖降牡谝粫r(shí)鐘信號(hào)CK1而導(dǎo)通第一固定電壓VGH的高電平。第十晶體管T10的柵極因?yàn)楦唠娖降牡谝还潭妷篤GH而導(dǎo)通第二固定電壓VGL的低電平，使得G0A電路單元SR(2n+l)和SR(2n+3)輸出的掃描信號(hào)G(2n+l)和G(2n+3)皆被下拉為低電平。
[0030]對(duì)G0A電路單元SR(2n+5)和SR(2n+7)來說，在t2期間，第二時(shí)鐘信號(hào)CK2和第一開啟信號(hào)U2D皆處于高電平，使得第一晶體管T1導(dǎo)通第二時(shí)鐘信號(hào)CK2的高電平。此時(shí)，第三晶體管T3的柵極因?yàn)楦唠娖降牡诙r(shí)鐘信號(hào)CK2而導(dǎo)通第一固定電壓VGH的高電平。第十晶體管T10的柵極因?yàn)楦唠娖降牡谝还潭妷篤GH而導(dǎo)通第二固定電壓VGL的低電平，使得G0A電路單元SR(2n+5)和SR(2n+7)輸出的掃描信號(hào)G(2n+5)和G(2n+7)皆被下拉為低電平。
[0031]由上述實(shí)施例可以了解，柵極驅(qū)動(dòng)電路12的每?jī)杉?jí)G0A電路單元共享一下拉電路。舉例來說，相鄰兩級(jí)G0A電路單元SR(2n+l)、SR(2n+3)共享第一下拉電路100a，相鄰兩級(jí)G0A電路單元SR(2n+5)、SR(2n+7)共享第二下拉電路100b。相較于傳統(tǒng)每一級(jí)G0A電路單元都須要設(shè)置下拉模塊，本發(fā)明通過每?jī)杉?jí)G0A電路單元共享一下拉電路的架構(gòu)，不僅可以減少柵極驅(qū)動(dòng)電路12使用的晶體管數(shù)量，也可以減少第一時(shí)鐘信號(hào)CK1和第二時(shí)鐘信號(hào)CK2的頻率。減少第一時(shí)鐘信號(hào)CK1和第二時(shí)鐘信號(hào)CK2的頻率導(dǎo)致減少對(duì)寄生電容充放電的頻率，進(jìn)而減低柵極驅(qū)動(dòng)電路12的整體功耗，具有省電的有益效果。
[0032]本實(shí)施例的每一晶體管是以NM0S晶體管為例做說明，但是本領(lǐng)域技術(shù)人員可以根據(jù)本發(fā)明的電路將其中全部或是部分NM0S晶體管以PM0S晶體管取代，以實(shí)現(xiàn)同樣功能的G0A電路單元，以下不再贅述。
[0033]綜上所述，雖然本發(fā)明已以較佳實(shí)施例揭露如上，但該較佳實(shí)施例并非用以限制本發(fā)明，該領(lǐng)域的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍以權(quán)利要求界定的范圍為準(zhǔn)。
【主權(quán)項(xiàng)】
1.一種柵極驅(qū)動(dòng)電路，其包含: 數(shù)個(gè)GOA電路單元，數(shù)個(gè)所述GOA電路單元以串接的方式耦接，每一級(jí)GOA電路單元用來依據(jù)前兩級(jí)GOA電路單元輸出的掃描信號(hào)、后兩級(jí)GOA電路單元輸出的掃描信號(hào)、第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)、第四時(shí)鐘信號(hào)、第一開啟信號(hào)以及第二開啟信號(hào)，在輸出端輸出掃描信號(hào)，其特征在于， 每?jī)杉?jí)GOA電路單元共享一下拉電路，且所述下拉電路包括: 第一晶體管，其柵極電性連接所述第一開啟信號(hào)，其漏極電性連接所述第一時(shí)鐘信號(hào)或所述第二時(shí)鐘信號(hào)； 第二晶體管，其柵極電性連接所述第二開啟信號(hào)，其漏極電性連接所述第二時(shí)鐘信號(hào)或所述第一時(shí)鐘信號(hào)；及 第三晶體管，其柵極電性連接所述第一晶體管和所述第二晶體管的源極，其漏極電性連接第一固定電壓； 每一 GOA電路單元包括: 輸入控制模塊，電性連接一控制節(jié)點(diǎn)，用來依據(jù)所述第一開啟信號(hào)、所述第二開啟信號(hào)、所述前兩級(jí)GOA電路單元輸出的掃描信號(hào)以及所述后兩級(jí)GOA電路單元輸出的掃描信號(hào)，調(diào)整所述控制節(jié)點(diǎn)的電壓； 輸出控制模塊，電性連接所述控制節(jié)點(diǎn)，用來依據(jù)施加于所述控制節(jié)點(diǎn)的電壓，輸出所述掃描信號(hào)；以及 下拉維持模塊，電性連接所述輸入控制模塊和所述輸出控制模塊，用來維持所述掃描信號(hào)的低電平。2.如權(quán)利要求1所述的柵極驅(qū)動(dòng)電路，其特征在于，所述輸入控制模塊包括: 第四晶體管，其柵極電性連接所述前兩級(jí)GOA電路單元輸出的掃描信號(hào)，其漏極電性連接所述第一開啟信號(hào)，其源極電性連接所述控制節(jié)點(diǎn)；及 第五晶體管，其柵極電性連接所述后兩級(jí)GOA電路單元輸出的掃描信號(hào)，其漏極電性連接所述第二開啟信號(hào)，其源極電性連接所述控制節(jié)點(diǎn)。3.如權(quán)利要求2所述的柵極驅(qū)動(dòng)電路，其特征在于，所述輸出控制模塊包括: 第六晶體管，其柵極電性連接所述第一固定電壓，其漏極電性連接所述控制節(jié)點(diǎn)；及 第七晶體管，其柵極電性連接所述第六晶體管的源極，其漏極電性連接所述第三時(shí)鐘信號(hào)或是所述第四時(shí)鐘信號(hào)，其源極電性連接所述輸出端。4.如權(quán)利要求3所述的柵極驅(qū)動(dòng)電路，其特征在于，所述下拉維持模塊包括: 第八晶體管，其柵極電性連接所述第三晶體管的源極，其漏極電性連接所述控制節(jié)點(diǎn)，其源極電性連接第二固定電壓； 第九晶體管，其柵極電性連接所述控制節(jié)點(diǎn)，其漏極電性連接所述第三晶體管的源極，其源極電性連接所述第二固定電壓； 第十晶體管，其柵極電性連接所述第三晶體管的源極，其漏極電性連接所述輸出端，其源極電性連接所述第二固定電壓；及 電容，其兩端分別連接所述第九晶體管的柵極和所述第二固定電壓。5.如權(quán)利要求3所述的柵極驅(qū)動(dòng)電路，其特征在于，每?jī)杉?jí)GOA電路單元的其中一個(gè)GOA電路單元的所述第七晶體管的漏極電性連接所述第三時(shí)鐘信號(hào)，另一個(gè)GOA電路單元的所述第七晶體管的漏極電性連接所述第四時(shí)鐘信號(hào)。6.如權(quán)利要求5所述的柵極驅(qū)動(dòng)電路，其特征在于，每一晶體管皆為N型金氧半導(dǎo)體晶體管，所述第一固定電壓為低電平，所述第二固定電壓為高電平。7.如權(quán)利要求1所述的柵極驅(qū)動(dòng)電路，其特征在于，每四個(gè)串接的GOA電路單元組成一GOA電路單元組，所述GOA電路單元組包含第一下拉電路以及第二下拉電路，所述第一下拉電路的第一晶體管的柵極和漏極分別電性連接所述第一開啟信號(hào)和所述第一時(shí)鐘信號(hào)，所述第一下拉電路的第二晶體管的柵極和漏極分別電性連接所述第二開啟信號(hào)和所述第二時(shí)鐘信號(hào)； 所述第二下拉電路的第一晶體管的柵極和漏極分別電性連接所述第一開啟信號(hào)和所述第二時(shí)鐘信號(hào)，所述第二下拉電路的第二晶體管的柵極和漏極分別電性連接所述第二開啟信號(hào)和所述第一時(shí)鐘信號(hào)。8.如權(quán)利要求1所述的柵極驅(qū)動(dòng)電路，其特征在于，所述第一時(shí)鐘信號(hào)、所述第二時(shí)鐘信號(hào)、所述第三時(shí)鐘信號(hào)和所述第四時(shí)鐘信號(hào)輸出脈沖的時(shí)序互不重疊。9.一種顯示器，其包含源極驅(qū)動(dòng)器以及如權(quán)利要求1-8任一項(xiàng)所述的柵極驅(qū)動(dòng)電路，所述柵極驅(qū)動(dòng)電路輸出掃描信號(hào)使得數(shù)個(gè)晶體管開啟，同時(shí)所述源極驅(qū)動(dòng)器輸出對(duì)應(yīng)的數(shù)據(jù)信號(hào)至數(shù)個(gè)像素單元使其顯示灰階。
【專利摘要】一種柵極驅(qū)動(dòng)電路，其包含數(shù)個(gè)GOA電路單元。每?jī)杉?jí)GOA電路單元共享一下拉電路。下拉電路包括第一晶體管，其柵極電性連接第一開啟信號(hào)，其漏極電性連接第一時(shí)鐘信號(hào)或第二時(shí)鐘信號(hào)；第二晶體管，其柵極電性連接第二開啟信號(hào)，其漏極電性連接第二時(shí)鐘信號(hào)或第一時(shí)鐘信號(hào)；及第三晶體管，其柵極電性連接第一晶體管和第二晶體管的源極，其漏極電性連接第一固定電壓。本發(fā)明的柵極驅(qū)動(dòng)電路的每?jī)杉?jí)GOA電路單元共享一下拉電路，不僅可以減少柵極驅(qū)動(dòng)電路使用的晶體管數(shù)量，也可以減少第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)的頻率。減少第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)的頻率導(dǎo)致減少對(duì)寄生電容充放電的頻率，進(jìn)而減低柵極驅(qū)動(dòng)電路的整體功耗。
【IPC分類】G09G3/36, G09G3/3266
【公開號(hào)】CN105405406
【申請(qǐng)?zhí)枴緾N201511017239
【發(fā)明人】戴榮磊
【申請(qǐng)人】武漢華星光電技術(shù)有限公司
【公開日】2016年3月16日
【申請(qǐng)日】2015年12月29日