技術(shù)領(lǐng)域

示例實施例總體上涉及半導體集成電路，更具體地講，涉及一種嵌入式邏輯分析儀和包括該嵌入式邏輯分析儀的集成電路。

背景技術(shù)：

當開發(fā)的集成電路工作異常時，執(zhí)行調(diào)試處理來搜索和解決所述問題。可使用聯(lián)合測試行動小組(JTAG)架構(gòu)等來調(diào)試連接到主總線的功能塊(諸如中央處理器(CPU)、數(shù)字信號處理器(DSP)等)。為了調(diào)試沒有直接連接到主總線的電路(諸如調(diào)制解調(diào)器塊的內(nèi)部邏輯)，必須將內(nèi)部信號提取到外部裝置來分析該內(nèi)部信號。因為許多輸入-輸出引腳被分配用于提取內(nèi)部信號，因此芯片尺寸增大并且生產(chǎn)力降低。

技術(shù)實現(xiàn)要素：

本公開的至少一個示例實施例可提供一種能夠有效提供用于調(diào)試的內(nèi)部邏輯信號的嵌入式邏輯分析儀。

本公開的至少一個示例實施例可提供一種包括能夠有效提供用于調(diào)試的內(nèi)部邏輯信號的嵌入式邏輯分析儀的集成電路。

根據(jù)至少一些示例實施例，一種集成電路的嵌入式邏輯分析儀，包括：比較塊，被配置為：基于來自包括在集成電路中的功能塊之一的輸入數(shù)據(jù)信號，產(chǎn)生捕獲數(shù)據(jù)信號和多個比較使能信號，使得基于不同比較條件分別激活所述多個比較使能信號；運算塊，被配置為：對所述多個比較使能信號執(zhí)行邏輯運算以產(chǎn)生指示數(shù)據(jù)捕獲時序的數(shù)據(jù)使能信號；打包器電路系統(tǒng)，被配置為：基于捕獲數(shù)據(jù)信號、數(shù)據(jù)使能信號和時間信息信號產(chǎn)生包括捕獲數(shù)據(jù)和捕獲時間信息的打包器數(shù)據(jù)信號。

嵌入式邏輯分析儀還可包括：主控制器，被配置為：產(chǎn)生指示比較條件的比較控制信號、控制運算塊的邏輯運算的運算控制信號和控制打包器電路系統(tǒng)的操作的打包器控制信號。

比較塊可包括：多個比較電路，每個比較電路被配置為：基于輸入數(shù)據(jù)信號和指示比較條件的比較控制信號之中的控制信號產(chǎn)生所述多個比較使能信號之中的使能信號。

所述多個比較電路中的至少第一比較電路可被配置為將輸入數(shù)據(jù)信號移位以產(chǎn)生移位數(shù)據(jù)信號并被配置為將移位數(shù)據(jù)信號與參考數(shù)據(jù)信號進行比較以產(chǎn)生由第一比較電路產(chǎn)生的使能信號。

所述多個比較電路中的至少第一比較電路可被配置為：將輸入數(shù)據(jù)信號和來自所述多個比較電路中的第二比較電路的第一移位數(shù)據(jù)信號之一移位以產(chǎn)生第二移位數(shù)據(jù)信號，將第二移位數(shù)據(jù)信號與參考數(shù)據(jù)信號和來自所述多個比較電路中的第三比較電路的第三移位數(shù)據(jù)信號之一進行比較以產(chǎn)生由第一比較電路產(chǎn)生的使能信號。

所述多個比較電路中的至少第一比較電路可包括：第一移位寄存器，被配置為：響應于移位控制信號的第一比特將輸入數(shù)據(jù)信號向左移位，第一比特表示左移位數(shù)；第二移位寄存器，被配置為：響應于移位控制信號的第二比特將第一移位寄存器的輸出信號向右移位，第二比特表示右移位數(shù)；比較器，被配置為：響應于移位控制信號的第三比特將第二移位寄存器的輸出信號與參考數(shù)據(jù)信號進行比較，以產(chǎn)生由第一比較電路產(chǎn)生的使能信號，第三比特表示比較比特數(shù)。

比較塊還可包括：復用器，被配置為：從輸入數(shù)據(jù)信號和由所述多個比較電路產(chǎn)生的移位數(shù)據(jù)信號之中選擇信號，并輸出選擇的信號作為捕獲數(shù)據(jù)信號。

運算塊還可包括：第一運算電路系統(tǒng)，被配置為：基于所述多個比較使能信號和開始觸發(fā)控制信號產(chǎn)生開始觸發(fā)使能信號；第二運算電路系統(tǒng)，被配置為：基于所述多個比較使能信號和結(jié)束觸發(fā)控制信號產(chǎn)生結(jié)束觸發(fā)使能信號；第三運算電路系統(tǒng)，被配置為：基于所述多個比較使能信號和寫入使能控制信號產(chǎn)生寫入使能信號。

第一運算電路系統(tǒng)、第二運算電路系統(tǒng)和第三運算電路系統(tǒng)中的每個可包括：多個復用器，被配置為響應于開始觸發(fā)控制信號、結(jié)束觸發(fā)控制信號和寫入使能控制信號中的每個，輸出從所述多個比較使能信號之中選擇的第一選擇信號，使得第一選擇信號對應于所述多個比較使能信號的一部分；運算器電路系統(tǒng)，被配置為:響應于開始觸發(fā)控制信號、結(jié)束觸發(fā)控制信號和寫入使能控制信號中的每個，對第一選擇信號執(zhí)行邏輯運算以產(chǎn)生開始觸發(fā)使能信號、結(jié)束觸發(fā)使能信號和寫入使能信號中的每個。

運算塊還可包括；時間控制器，被配置為響應于開始觸發(fā)使能信號、結(jié)束觸發(fā)使能信號和時間控制信號，產(chǎn)生指示數(shù)據(jù)捕獲時間段的開始時間點和結(jié)束時間點的寫入開啟信號；邏輯門，被配置為：基于寫入開啟信號和寫入使能信號產(chǎn)生數(shù)據(jù)使能信號。

時間控制器可包括：第一邏輯電路，被配置為：產(chǎn)生指示數(shù)據(jù)捕獲時間段的開始時間點的寫入開始信號；第二邏輯電路，被配置為：產(chǎn)生指示數(shù)據(jù)捕獲時間段的結(jié)束時間點的寫入結(jié)束信號；內(nèi)部計時器，被配置為提供數(shù)據(jù)捕獲的相對時間；計數(shù)器，被配置為對開始觸發(fā)使能信號的激活數(shù)和結(jié)束觸發(fā)使能信號的激活數(shù)進行計數(shù)。

時間控制器可被配置為：響應于開始控制信號和結(jié)束控制信號分別激活寫入開始信號和寫入結(jié)束信號，開始控制信號和結(jié)束控制信號是從時間控制器之外的外部電路提供的信號。

時間控制器可被配置為：基于來自系統(tǒng)計時器的系統(tǒng)時間和參考開始時間激活寫入開始信號，并基于系統(tǒng)時間和參考結(jié)束時間激活寫入結(jié)束信號。

時間控制器可被配置為：在從在時間控制器之外的外部電路提供的開始控制信號被激活之后對開始觸發(fā)使能信號的第一激活數(shù)進行計數(shù)，基于第一激活數(shù)激活寫入開始信號，在從外部電路提供的結(jié)束控制信號被激活之后對結(jié)束觸發(fā)使能信號的第二激活數(shù)進行計數(shù)，并基于第二激活數(shù)中的每個激活寫入結(jié)束信號。

時間控制器可被配置為：在來自系統(tǒng)計時器的系統(tǒng)時間與參考開始時間一致時對開始觸發(fā)使能信號的第一激活數(shù)進行計數(shù)，基于第一激活數(shù)激活每個寫入開始信號，在來自系統(tǒng)計時器的系統(tǒng)時間與參考結(jié)束時間一致時對結(jié)束觸發(fā)使能信號的第二激活數(shù)進行計數(shù)，并基于第二激活數(shù)激活寫入結(jié)束信號。

第一運算電路系統(tǒng)可被配置為：基于開始觸發(fā)使能信號的激活的次數(shù)改變開始觸發(fā)控制信號，第二運算電路系統(tǒng)可被配置為：基于結(jié)束觸發(fā)使能信號的激活的次數(shù)改變結(jié)束觸發(fā)控制信號。

打包器電路系統(tǒng)可包括：數(shù)據(jù)提取器電路系統(tǒng)，被配置為：基于捕獲數(shù)據(jù)信號產(chǎn)生數(shù)據(jù)比特信號，數(shù)據(jù)比特信號均具有不同的比特數(shù)；時間信息提取器電路系統(tǒng)，被配置為：基于時間信息信號產(chǎn)生時間信息比特信號，時間信息比特信號均具有不同的比特數(shù)；合成器電路系統(tǒng)，被配置為：將數(shù)據(jù)比特信號和時間信息比特信號組合以產(chǎn)生均具有相同的比特數(shù)的組合數(shù)據(jù)信號；復用器，被配置為：基于時間長短信號選擇性地輸出組合數(shù)據(jù)信號之一作為打包器數(shù)據(jù)信號。

打包器電路系統(tǒng)可包括：數(shù)據(jù)提取器電路系統(tǒng)，被配置為：基于捕獲數(shù)據(jù)信號產(chǎn)生固定比特數(shù)的數(shù)據(jù)比特信號；時間信息提取器電路系統(tǒng)，被配置為：基于時間信息信號產(chǎn)生所述固定比特數(shù)的時間信息比特信號；復用器，被配置為：基于時間段信號選擇性地輸出數(shù)據(jù)比特信號和時間信息比特信號之一作為打包器數(shù)據(jù)信號。

打包器電路系統(tǒng)可被配置為：響應于位寬信號調(diào)整捕獲數(shù)據(jù)信號的全部比特之中的針對捕獲數(shù)據(jù)而捕獲的比特的數(shù)量。

嵌入式邏輯分析儀還可包括：輸入選擇器電路系統(tǒng)，被配置為：從功能塊選擇邏輯信號之一作為輸入數(shù)據(jù)信號。

嵌入式邏輯分析儀還可包括：緩沖器，被配置為：存儲打包器數(shù)據(jù)信號的數(shù)據(jù)；直接存儲器存取控制器，被配置為：將存儲在緩沖器中的數(shù)據(jù)傳送到包括在集成電路中的嵌入式存儲器或集成電路之外的外部存儲器。

根據(jù)至少一些示例實施例，一種集成電路，包括：嵌入式邏輯分析儀；互連電路系統(tǒng)；多個功能塊，所述多個功能塊連接到互連電路系統(tǒng)，嵌入式邏輯分析儀直接連接到所述多個功能塊中的至少一個。

根據(jù)至少一些示例實施例，一種包括在集成電路中的嵌入式邏輯分析儀，包括：輸入選擇器電路系統(tǒng)，被配置為：從包括在集成電路中的功能塊選擇邏輯信號之一作為輸入數(shù)據(jù)信號并提供輸入數(shù)據(jù)信號；比較塊，被配置為：基于輸入數(shù)據(jù)信號產(chǎn)生捕獲數(shù)據(jù)信號和多個比較使能信號，使得基于不同比較條件分別激活所述多個比較使能信號；運算塊，被配置為：對所述多個比較使能信號執(zhí)行邏輯運算以產(chǎn)生指示數(shù)據(jù)捕獲時序的數(shù)據(jù)使能信號；打包器電路系統(tǒng)，被配置為：基于捕獲數(shù)據(jù)信號、數(shù)據(jù)使能信號和時間信息信號產(chǎn)生包括捕獲數(shù)據(jù)和捕獲時間信息的打包器數(shù)據(jù)信號；主控制器，被配置為：控制輸入選擇器電路系統(tǒng)、比較塊、運算塊和打包器電路系統(tǒng)的操作。

根據(jù)至少一些示例實施例，一種嵌入式邏輯分析儀，包括：第一電路系統(tǒng)，被配置為：接收由集成電路的至少一個功能塊產(chǎn)生的輸入數(shù)據(jù)，基于參考數(shù)據(jù)信號和輸入數(shù)據(jù)產(chǎn)生捕獲數(shù)據(jù)；第二電路系統(tǒng)，被配置為：通過基于捕獲數(shù)據(jù)信號將捕獲數(shù)據(jù)和捕獲時間信息組合，來產(chǎn)生包括集成電路的調(diào)試信息的打包器數(shù)據(jù)信號。

嵌入式邏輯分析儀還可包括：運算塊，其中，第一電路系統(tǒng)還被配置為：產(chǎn)生第一使能信號，其中，運算塊被配置為：基于第一使能信號執(zhí)行邏輯運算以產(chǎn)生指示數(shù)據(jù)捕獲時序的數(shù)據(jù)使能信號，其中，第二電路系統(tǒng)被配置為：基于數(shù)據(jù)使能信號、捕獲數(shù)據(jù)信號和時間信息信號產(chǎn)生打包器數(shù)據(jù)信號。

根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的嵌入式邏輯分析儀和包括該嵌入式邏輯分析儀的集成電路可有效控制調(diào)試所需的數(shù)據(jù)的收集，因此可通過克服集成電路的內(nèi)部資源(諸如，主總線的傳輸量、內(nèi)部存儲器容量等)的限制來有效執(zhí)行集成電路的調(diào)試。

附圖說明

通過參照附圖詳細描述本發(fā)明構(gòu)思的示例實施例，本發(fā)明構(gòu)思的示例實施例的以上和其他的特征和優(yōu)點將變得清楚。附圖意圖描繪本發(fā)明構(gòu)思的示例實施例，并且不應被解釋為限制權(quán)利要求的意圖范圍。除非明確指出，否則附圖將不被考慮為按比例繪制。

圖1是示出根據(jù)本發(fā)明構(gòu)思的至少一些實例實施例的集成電路的框圖。

圖2是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的嵌入式邏輯分析儀的框圖。

圖3是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的包括在圖2的嵌入式邏輯分析儀中的比較塊的框圖。

圖4是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的包括在圖3的比較塊中的比較單元的示圖。

圖5是用于描述圖4的比較單元的操作的示圖。

圖6是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的用于輸出捕獲數(shù)據(jù)信號的數(shù)據(jù)選擇器的示圖。

圖7是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的包括在圖2的嵌入式邏輯分析儀中的運算塊的框圖。

圖8是示出包括在圖7的運算塊中的時間控制器和邏輯門的操作的時序圖。

圖9是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的包括在圖7的運算塊中的第一運算單元的示圖。

圖10是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的包括在圖7的運算塊中的時間控制器的示圖。

圖11A至圖11F是示出圖10的時間控制器的示例操作的示圖。

圖12是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的用于改變觸發(fā)控制信號的控制信號選擇器的示圖。

圖13是示出圖12的控制信號選擇器的操作的示圖。

圖14是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的包括在圖2的嵌入式邏輯分析儀中的打包器的框圖。

圖15是示出由圖14的打包器產(chǎn)生的組合數(shù)據(jù)信號的示圖。

圖16是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的包括在圖2的嵌入式邏輯分析儀中的打包器的框圖。

圖17A、圖17B和圖17C是示出由圖16的打包器產(chǎn)生的打包器數(shù)據(jù)信號的示例的示圖。

圖18是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的包括在圖16的打包器中的數(shù)據(jù)提取器的示圖。

圖19是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的由圖18的數(shù)據(jù)提取器產(chǎn)生的數(shù)據(jù)信號的示圖。

圖20是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的嵌入式邏輯分析儀的框圖。

圖21A和圖21B是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的提供邏輯信號的示圖。

圖22是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的集成電路的框圖。

圖23是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的包括視頻編碼器的計算機系統(tǒng)的框圖。

圖24是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的圖23的計算系統(tǒng)中可采用的接口的框圖。

具體實施方式

這里公開本發(fā)明構(gòu)思的詳細示例實施例。然而，這里公開的特定結(jié)構(gòu)和功能的細節(jié)僅表示描述本發(fā)明構(gòu)思的示例實施例的目的。然而，本發(fā)明構(gòu)思的示例實施例可以以許多替代形式實現(xiàn)并且不應被解釋為僅限于這里闡述的實施例。

因此，雖然本發(fā)明構(gòu)思的示例實施例能夠具有各種修改和替代形式，但是本發(fā)明構(gòu)思的實施例將通過附圖中的示例的方式被示出并且將在此被詳細描述。然而，應理解，不意圖將本發(fā)明構(gòu)思的示例實施例局限于公開的特定形式，而是相反，本發(fā)明構(gòu)思的示例實施例覆蓋落入本發(fā)明構(gòu)思的示例實施例的范圍內(nèi)的所有修改、等同物和替代物。貫穿附圖的描述，相同的標號表示相同的元件。

將理解的是，盡管在這里可使用術(shù)語第一、第二等來描述各種元件，但是這些元件不應受這些術(shù)語的限制。這些術(shù)語僅用來將一個元件與另一個元件區(qū)分開來。例如，在不脫離本發(fā)明構(gòu)思的示例實施例的范圍的情況下，第一元件可以被稱為第二元件，類似地，第二元件可以被稱為第一元件。如在這里使用的，術(shù)語“和/或”包括一個或多個相關(guān)所列項目的任意和所有組合。

將理解的是，當元件被稱為“連接”或“結(jié)合”到另一元件時，該元件可以直接連接或直接結(jié)合到所述另一元件，或者可以存在中間元件。相反，當元件被稱為“直接連接”或“直接結(jié)合”到另一元件時，不存在中間元件。應當以類似的方式解釋用于描述元件之間的關(guān)系的其他詞語(例如，“…之間”與“直接…之間”、“相鄰”與“直接相鄰”等)。

這里使用的術(shù)語僅是為了描述特定實施例的目的，而不意圖對本發(fā)明構(gòu)思的示例實施例進行限制。如這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復數(shù)形式。還將理解的是，當在這里使用術(shù)語“包含”、“包括”和/或其變型時，說明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或添加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組。

還應該注意，在一些可選實施方式中，標注的功能/動作可以不按照附圖中標注的次序發(fā)生。例如，根據(jù)所涉及的功能/動作，連續(xù)示出的兩個附圖事實上可基本同時被執(zhí)行，或者有時可以按照相反的次序被執(zhí)行。

這里參照本發(fā)明構(gòu)思的理想化實施例(和中間結(jié)構(gòu))的示意圖描述本發(fā)明構(gòu)思的示例實施例。這樣，將預期由于例如制造技術(shù)和/或公差導致的示圖的形狀的變化。因此，本發(fā)明構(gòu)思的示例實施例不應被解釋為限于這里示出的區(qū)域的特定形狀，而將包括由于例如制造導致的形狀的偏差。

雖然可能未示出一些剖視圖的對應的平面圖和/或透視圖，但是在此示出的裝置結(jié)構(gòu)的剖視圖為多個裝置結(jié)構(gòu)提供支持，其中，所述多個裝置結(jié)構(gòu)沿著如將在平面圖中示出的兩個不同的方向延伸，和/或沿著如將在透視圖中示出的三個不同的方向延伸。所述兩個不同的方向可以相互垂直或可以不相互垂直。所述三個不同的方向可以包括可與所述兩個不同的方向垂直的第三方向。所述多個裝置結(jié)構(gòu)可以集成在同一個電子裝置中。例如，當裝置結(jié)構(gòu)(例如，存儲單元結(jié)構(gòu)或晶體管結(jié)構(gòu))在剖視圖中被示出時，電子裝置可以包括如將由該電子裝置的平面圖示出的多個裝置結(jié)構(gòu)(例如，存儲單元結(jié)構(gòu)或晶體管結(jié)構(gòu))。所述多個裝置結(jié)構(gòu)可以布置成陣列和/或布置成二維圖案。

除非另有定義，否則這里使用的所有術(shù)語(包括技術(shù)和科技術(shù)語)具有與本公開所屬領(lǐng)域的普通技術(shù)人員所通常理解的意思相同的意思。還應該理解，除非這里明確定義，否則術(shù)語(諸如在通用字典中定義的術(shù)語)應該被解釋為具有與它們在相關(guān)技術(shù)的語境中的意思一致的意思，并且將不被解釋為理想化或過于形式化的意義。

圖1是示出根據(jù)本發(fā)明構(gòu)思的至少一些實例實施例的集成電路的框圖。

參照圖1，集成電路IC 10可包括互連裝置20、連接到互連裝置20的多個功能塊FB 11-17和直接連接到功能塊11-17中的至少一個的嵌入式邏輯分析儀ELA 50。嵌入式邏輯分析儀ELA 50也可連接到互連裝置20。嵌入式邏輯分析儀ELA 50可與功能塊11-17和互連裝置20一起被集成在同一半導體芯片(die)中。圖1中的全部功能塊11-17的數(shù)量和直接連接到嵌入式邏輯分析儀50的功能塊11、12和14的數(shù)量可進行各種改變。

可通過電路系統(tǒng)來實現(xiàn)互連裝置20。例如，可利用包括主總線、橋、外圍總線等的各種總線系統(tǒng)來實現(xiàn)互連裝置20。功能塊11-17均可通過電路或電路系統(tǒng)來實現(xiàn)。例如，功能塊11-17可包括存儲器控制器、顯示器控制器、文件系統(tǒng)塊、圖形處理單元、圖像信號處理器、多格式編解碼器塊、調(diào)制解調(diào)器塊等。功能塊11-17的部分可以是從裝置(諸如存儲器控制器)，功能塊11-17的另一部分可以是發(fā)出要求來自從裝置的服務的請求的主裝置。

在下文中，將參照圖2至圖22描述根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的嵌入式邏輯分析儀50的配置和操作。

圖2是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的嵌入式邏輯分析儀的框圖。

嵌入式邏輯分析儀50均可通過電路或電路系統(tǒng)來實現(xiàn)。例如，參照圖2，嵌入式邏輯分析儀50可包括比較塊100、運算塊200、打包器300和主控制器400，它們中的每個可通過電路或電路系統(tǒng)來實現(xiàn)。

比較塊100可基于輸入數(shù)據(jù)信號INDT產(chǎn)生捕獲數(shù)據(jù)信號CPDT和多個比較使能信號CMPEN。比較使能信號CMPEN可在不同比較條件下被分別激活。輸入數(shù)據(jù)信號INDT可從直接連接到如圖1所示的嵌入式邏輯分析儀50的功能塊中的至少一個被提供。輸入數(shù)據(jù)信號INDT可以是包括多個比特的并行信號。主控制器400可產(chǎn)生表示比較條件的比較控制信號CMPCON以控制比較塊100。比較控制信號CMPCON可包括如以下將參照圖3至圖6描述的移位控制信號SFT、參考數(shù)據(jù)信號CMPVL和選擇信號CMPMX。

運算塊200可接收比較使能信號CMPEN并對比較使能信號CMPEN執(zhí)行邏輯運算以產(chǎn)生指示數(shù)據(jù)捕獲時序的數(shù)據(jù)使能信號DTEN。主控制器400可產(chǎn)生表示邏輯運算的運算控制信號OPTCON以控制運算塊200。運算控制信號OPTCON可包括如將參照圖7至圖13描述的開始觸發(fā)控制信號STROP、結(jié)束觸發(fā)控制信號ETROP、寫入使能控制信號WENOP、時間控制信號TMCON和選擇信號CNTOPT。

還可被稱為打包器電路系統(tǒng)300的打包器300可從比較塊100接收捕獲數(shù)據(jù)信號CPDT并從運算塊200接收數(shù)據(jù)使能信號DTEN。打包器300可基于捕獲數(shù)據(jù)信號CPDT、數(shù)據(jù)使能信號DTEN和時間信息信號TMINF產(chǎn)生包括捕獲數(shù)據(jù)和捕獲時間信息的打包器數(shù)據(jù)信號PCKDT。主控制器400可產(chǎn)生打包器控制信號PCKCON以控制打包器300的操作。打包器控制信號PCKCON可包括如以下將參照圖14至圖19所描述的時間長短信號TMSZ、時間段信號TMPD和位寬(bit width)信號BTWD。時間信息信號TMINF可表示數(shù)據(jù)捕獲的絕對時間和/或相對時間。時間信息信號TMINF可包括從集成電路10中的系統(tǒng)計時器提供的系統(tǒng)時間SYSTM和/或從如將參照圖10描述的內(nèi)部計時器253提供的內(nèi)部時間ELATM。包括在打包器數(shù)據(jù)信號PCKDT中的信息可用作用于集成電路10的調(diào)試操作的調(diào)試信息。例如，根據(jù)至少一個示例實施例，打包器數(shù)據(jù)信號PCKDT可被提供給外部裝置或者集成電路10之外的系統(tǒng)，外部裝置或系統(tǒng)可基于包括在打包器數(shù)據(jù)信號PCKDT中的調(diào)試信息針對集成電路10(或一個或更多個元件)執(zhí)行調(diào)試操作。

主控制器400可包括存儲控制值的寄存器REG 450并基于寄存器450中存儲的值來產(chǎn)生信號CMPCON、OPTCON和PCKCON。當在集成電路10中出現(xiàn)問題時，控制值可被設(shè)置為適合于需要的調(diào)試。通過控制值的設(shè)置，可有效控制數(shù)據(jù)捕獲時間段的開始時間點和結(jié)束時間點、數(shù)據(jù)捕獲時序、捕獲數(shù)據(jù)的選擇、捕獲時間信息的組合等。為了便于描述，參照主控制器400被包括在嵌入式邏輯分析儀50中的示例描述圖2。然而，本發(fā)明構(gòu)思的至少一些示例實施例不限于圖2中示出的示例，主控制器400可被包括在另一功能塊(諸如處理器)中。

這樣，根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的嵌入式邏輯分析儀50和包括嵌入式邏輯分析儀50的集成電路10可有效地控制調(diào)試所需的數(shù)據(jù)的采集，因此，可通過克服集成電路10的內(nèi)部資源(例如，主總線的傳輸量、內(nèi)部存儲器容量等)的限制來有效執(zhí)行集成電路10的調(diào)試。

圖3是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的包括在圖2的嵌入式邏輯分析儀中的比較塊的框圖。

參照圖3，比較塊100可包括多個比較單元COMP1至COMP8，比較單元COMP1至COMP8中的每個可通過電路或電路系統(tǒng)來實現(xiàn)。此外，比較單元COMP1至COMP8中的每個可基于表示上述比較條件的輸入數(shù)據(jù)信號INDT、移位控制信號SFT1至SFT8中的每個和參考數(shù)據(jù)信號CMPVL1至CMPVL8來產(chǎn)生比較使能信號CMPEN1至CMPEN8中的每個。移位控制信號SFT1至SFT8和參考數(shù)據(jù)信號CMPVL1至CMPVL8可被包括在由如圖2所示的主控制器400提供的比較控制信號CMPCON中。為了便于說明和描述，圖3示出八個比較單元COMP1至COMP8，比較單元的數(shù)量可進行各種改變。

比較單元COMP1至COMP8中的一個或更多個比較單元COMPi(i＝1至8)可將輸入數(shù)據(jù)信號INDT進行移位以產(chǎn)生移位數(shù)據(jù)信號CMPDTi，并將移位數(shù)據(jù)信號CMPDTi與參考數(shù)據(jù)信號CMPVLi進行比較以產(chǎn)生比較使能信號CMPENi。例如，如圖3所示，第一比較單元COMP1、第二比較單元COMP2、第四比較單元COMP4、第五比較單元COMP5、第七比較單元COMP7和第八比較單元COMP8可對應于以上談到的一個或更多個比較單元COMPi。

相比之下，比較單元COMP1至COMP8中的一個或更多個比較單元COMPk(k＝1至8)可將輸入數(shù)據(jù)信號INDT和來自另一比較單元COMPm的第一移位數(shù)據(jù)信號CMPDTm之一進行移位以產(chǎn)生第二移位數(shù)據(jù)信號CMPDTk，并將第二移位數(shù)據(jù)信號CMPDTk與參考數(shù)據(jù)信號CMPVLk和來自另一比較單元COMPn的第三移位數(shù)據(jù)信號CMPDTn之一進行比較以產(chǎn)生比較使能信號CMPENk。例如，如圖3所示，第三比較單元COMP3和第六比較單元COMP6可對應于以上談到的一個或更多個比較單元COMPk。復用器MX1、MX2、MX3和MX4可被分別布置在第三比較單元COMP3和第六比較單元COMP6之前，以響應于選擇信號CMPMX1和CMPMX2選擇性地輸出數(shù)據(jù)信號。

這樣，通過諸如圖3中示出的配置和移位控制信號SFT1至SFT8以及參考數(shù)據(jù)信號CMPVL1至CMPVL8的設(shè)置，可有效設(shè)置用于采集用于需要的調(diào)試的數(shù)據(jù)的比較條件。

圖4是示出圖3的比較塊中所包括的比較單元的示圖，圖5是用于描述根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的圖4的比較單元的操作的示圖。

參照圖4，比較單元110可包括第一移位寄存器LSR、第二移位寄存器RSR和比較器CMP。為了便于描述，參照以下示例來描述圖4：輸入數(shù)據(jù)信號INDT包括64比特INDT[63:0]，參考數(shù)據(jù)信號CMPVL包括32比特CMPVL[31:0]，移位控制信號SFT包括16比特SFT[15:0]。然而，本發(fā)明構(gòu)思的至少一些示例實施例不限于圖4中示出的示例，信號的比特數(shù)可根據(jù)ELA 50的用戶或制造者的要求和/或需要進行各種改變。

第一移位寄存器LSR可響應于移位控制信號SFT的第一比特SFT[5:0]將輸入數(shù)據(jù)信號INDT向左移位，其中，第一比特SFT[5:0]表示左移位數(shù)。第二移位寄存器RSR可響應于移位控制信號SFT的第二比特SFT[11:6]將第一移位寄存器LSR的輸出信號SFDT向右移位，其中，第二比特SFT[11:6]表示右移位數(shù)。比較器CMP可響應于移位控制信號SFT的第三比特SFT[15:12]，將第二移位寄存器RSR的輸出信號(即，移位數(shù)據(jù)信號CMPDT)與參考數(shù)據(jù)信號CMPVL[31:0]進行比較以產(chǎn)生比較使能信號CMPEN，其中，第三比特SFT[15:12]表示比較比特數(shù)。比較器CMP可在移位數(shù)據(jù)信號CMPDT的對應于比較比特數(shù)的部分等于參考數(shù)據(jù)信號CMPVL的對應于比較比特數(shù)的部分時將比較使能信號CMPEN激活為第一邏輯電平，并可在移位數(shù)據(jù)信號CMPDT的對應于比較比特數(shù)的部分不等于參考數(shù)據(jù)信號CMPVL的對應于比較比特數(shù)的部分時將比較使能信號CMPEN失活為第二邏輯電平。比較使能信號CMPEN可以是包括每當滿足比較條件時被激活的脈沖的脈沖信號。

例如，如圖5所示，輸入數(shù)據(jù)信號INDT的第一數(shù)據(jù)比特A0至第六十四數(shù)據(jù)比特A63之中的第二數(shù)據(jù)比特A1至第七數(shù)據(jù)比特A6可以是將與參考數(shù)據(jù)信號CMPVL進行比較的比特。在這種情況下，移位控制信號SFT的第一比特SFT[5:0]可被設(shè)置為57，移位控制信號SFT的第二比特SFT[11:6]可被設(shè)置為58，移位控制信號SFT的第三比特SFT[15:12]可被設(shè)置為6。參照圖4的構(gòu)造，輸入數(shù)據(jù)信號INDT被向左移位57的左移位數(shù)，隨后被向右移位58的右移位數(shù)。最終，移位數(shù)據(jù)信號CMPDT的六個最低有效位A1至A6可被與參考數(shù)據(jù)信號CMPVL的六個最低有效位B0至B5進行比較。

圖6是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的用于輸出捕獲數(shù)據(jù)信號的數(shù)據(jù)選擇器的示圖。

參照圖6，可利用復用器MUX來實現(xiàn)數(shù)據(jù)提取器150，復用器MUX被配置為響應于例如選擇信號CMPMX3從比較單元選擇輸入數(shù)據(jù)信號INDT、移位數(shù)據(jù)信號CMPDT4、CMPDT5和CMPDT6之一，并將選擇的一個信號輸出為捕獲數(shù)據(jù)信號CPDT。數(shù)據(jù)提取器150還可被稱為數(shù)據(jù)選擇器150或數(shù)據(jù)選擇器電路系統(tǒng)150。在本發(fā)明構(gòu)思的至少一些示例實施例中，數(shù)據(jù)選擇器150可被包括在圖2中的比較塊100中。

用于確定是否滿足數(shù)據(jù)捕獲的條件的比較數(shù)據(jù)比特可與捕獲的數(shù)據(jù)比特不同。圖3中的比較單元COMP1至COMP8中的每個可用于確定是否滿足數(shù)據(jù)捕獲的條件，或用于將將要捕獲的數(shù)據(jù)比特移位并提供將要捕獲的數(shù)據(jù)比特。

圖7是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的包括在圖2的嵌入式邏輯分析儀中的運算塊的框圖。

參照圖7，運算塊200可包括第一運算單元210、第二運算單元220、第三運算單元230、時間控制器250和邏輯門260，它們中的每個可通過電路或電路系統(tǒng)來實現(xiàn)。

第一運算單元210可基于比較使能信號CMPEN和開始觸發(fā)控制信號STROP產(chǎn)生開始觸發(fā)使能信號STREN。第二運算單元220可基于比較使能信號CMPEN和結(jié)束觸發(fā)控制信號ETROP產(chǎn)生結(jié)束觸發(fā)使能信號ETREN。第三運算單元230可基于比較使能信號CMPEN和寫入使能控制信號WENOP產(chǎn)生寫入使能信號WREN。開始觸發(fā)使能信號STREN可用于確定數(shù)據(jù)捕獲時間段的開始時間點，結(jié)束觸發(fā)使能信號ETREN可用于確定數(shù)據(jù)捕獲時間段的結(jié)束時間點，寫入使能信號WREN可用于確定數(shù)據(jù)捕獲時序。第一運算單元210、第二運算單元220和第三運算單元230還可被分別稱為第一運算電路系統(tǒng)210、第二運算電路系統(tǒng)220和第三運算電路系統(tǒng)230。

時間控制器250可響應于開始觸發(fā)使能信號STREN、結(jié)束觸發(fā)使能信號ETREN和時間控制信號TMCON，產(chǎn)生指示數(shù)據(jù)捕獲時間段的開始時間點和結(jié)束時間點的寫入開啟(write-on，寫入接通)信號WRON。邏輯門260可基于寫入開啟信號WRON和寫入使能信號WREN產(chǎn)生指示數(shù)據(jù)捕獲時序的數(shù)據(jù)使能信號DTEN。例如，根據(jù)至少一些示例實施例，邏輯門260可以是與門。

開始觸發(fā)控制信號STROP、結(jié)束觸發(fā)控制信號ETROP、寫入使能控制信號WENOP和時間控制信號TMCON可被包括在由如圖2所示的主控制器400提供的運算控制信號OPTCON中。

圖8是示出包括在圖7的運算塊中的時間控制器和邏輯門的操作的時序圖。

在圖8中，寫入開始信號WSTT指示數(shù)據(jù)捕獲時間段的開始時間點ts，寫入結(jié)束信號WEND指示數(shù)據(jù)捕獲時間段的結(jié)束時間點te。寫入開始信號WSTT和寫入結(jié)束信號WEND可在時間控制器250內(nèi)被產(chǎn)生，時間控制器可基于寫入開始信號WSTT和寫入結(jié)束信號WEND產(chǎn)生寫入開啟信號WRON。當寫入開啟信號WRON被激活為第一邏輯電平(例如，邏輯高電平)時數(shù)據(jù)捕獲可被允許，當寫入開啟信號WRON被失活為第二邏輯電平(例如，邏輯低電平)時數(shù)據(jù)捕獲可被禁止。如圖8所示，雖然寫入使能信號WREN被使能為脈沖形狀，但是表示數(shù)據(jù)捕獲時序的數(shù)據(jù)使能信號DTEN可在寫入開啟信號WRON被失活的同時保持失活狀態(tài)。當寫入開啟信號WRON在數(shù)據(jù)捕獲時間段ts至te之間被激活時，數(shù)據(jù)使能信號DTEN可與寫入使能信號WREN同步地被激活。

圖9是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的包括在圖7的運算塊中的第一運算單元的示圖。

參照圖9，第一運算單元210可包括可通過電路或電路系統(tǒng)實現(xiàn)的多個復用器211至215和運算器216。運算器216還可被稱為運算器電路系統(tǒng)216。復用器211至215可響應于開始觸發(fā)控制信號STROP輸出與比較使能信號CMPEN1至CMPEN8的一部分對應的選擇比較使能信號SCMPEN1至SCMPEN5。例如，如圖9所示，第一復用器211可響應于開始觸發(fā)控制信號STROP的第一比特STROP[2:0]選擇比較信號CMPEN1至CMPEN8之一，以輸出第一選擇比較使能信號SCMPEN1，第二復用器212可響應于開始觸發(fā)控制信號STROP的第二比特STROP[5:3]選擇比較信號CMPEN1至CMPEN8之一，以輸出第二選擇比較使能信號SCMPEN2，第三復用器213可響應于開始觸發(fā)控制信號STROP的第三比特STROP[8:6]選擇比較信號CMPEN1至CMPEN8之一，以輸出第三選擇比較使能信號SCMPEN3，第四復用器214可響應于開始觸發(fā)控制信號STROP的第四比特STROP[11:9]選擇比較信號CMPEN1至CMPEN8之一，以輸出第四選擇比較使能信號SCMPEN4，第五復用器215可響應于開始觸發(fā)控制信號STROP的第五比特STROP[14:12]選擇比較信號CMPEN1至CMPEN8之一，以輸出第五選擇比較使能信號SCMPEN5。比較使能信號的數(shù)量、復用器的數(shù)量和開始觸發(fā)控制信號STROP的比特數(shù)可進行各種改變。

運算器216可響應于開始觸發(fā)控制信號STROP對選擇比較使能信號SCMPEN1至SCMPEN5執(zhí)行邏輯運算，以產(chǎn)生開始觸發(fā)使能信號STREN。運算器216可對選擇比較使能信號SCMPEN1至SCMPEN5執(zhí)行不同邏輯運算以提供邏輯運算的各種結(jié)果。運算器216可響應于如圖9所示的開始觸發(fā)控制信號STROP的第六比特STROP[18:15]，選擇邏輯運算的結(jié)果之一以輸出選擇的結(jié)果作為開始觸發(fā)使能信號STREN。邏輯運算可被實現(xiàn)為與邏輯運算、或邏輯運算、非邏輯運算等的各種組合。

圖9示出第一運算單元210的示例實施例。此外，圖7中的第二運算單元220和第三運算單元230可具有與圖9的配置相同(或可選擇地，相似)的配置。例如，第二運算單元220可包括多個復用器和運算器，所述多個復用器被配置為：響應于結(jié)束觸發(fā)控制信號ETROP輸出與比較使能信號CMPEN1至CMPEN8的一部分對應的選擇比較使能信號，運算器被配置為：響應于結(jié)束觸發(fā)控制信號ETROP對選擇比較使能信號執(zhí)行邏輯運算，以產(chǎn)生結(jié)束觸發(fā)使能信號ETREN。第三運算單元230可包括多個復用器和運算器，所述多個復用器被配置為：響應于寫入使能控制信號WENOP輸出與比較使能信號CMPEN1至CMPEN8的一部分對應的選擇比較使能信號，運算器被配置為：響應于寫入使能控制信號WENOP對選擇比較使能信號執(zhí)行邏輯運算，以產(chǎn)生寫入使能信號WREN。

圖10是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的包括在圖7的運算塊中的時間控制器的示圖。

參照圖10，時間控制器250可包括第一邏輯電路SLOG 251、第二邏輯電路ELOG 252、內(nèi)部計時器253和計數(shù)器254。

第一邏輯電路251可產(chǎn)生指示數(shù)據(jù)捕獲時間段的開始時間點的寫入開始信號WSTT。第二邏輯電路252可產(chǎn)生指示數(shù)據(jù)捕獲時間段的結(jié)束時間點的寫入結(jié)束信號WEND。內(nèi)部計時器253可提供數(shù)據(jù)捕獲的相對時間。計數(shù)器254可對開始觸發(fā)使能信號STREN和結(jié)束觸發(fā)使能信號ETREN的激活數(shù)進行計數(shù)。

時間控制器250可接收來自圖7中的第一運算單元210和第二運算單元220的開始觸發(fā)使能信號STREN和結(jié)束觸發(fā)使能信號ETREN、來自集成電路10中的系統(tǒng)計時器的系統(tǒng)時間SYSTM、開始控制信號STRCON、結(jié)束控制信號ETRCON、參考開始時間STM、參考結(jié)束時間ETM和參考計數(shù)信號CNTVL，并產(chǎn)生內(nèi)部時間ELATM、觸發(fā)計數(shù)信號TRCNT和寫入開啟信號WRON。開始控制信號STRCON、結(jié)束控制信號ETRCON、參考開始時間STM、參考結(jié)束時間ETM和參考計數(shù)信號CNTVL可被包括在圖7中的時間控制信號TMCON中并可從圖2中的主控制器400被提供。

圖11A至圖11F是示出圖10的時間控制器的示例操作的示圖。圖11A至圖11F中示出的信號可以是兩個信號之一。例如，圖11A可表示開始控制信號STRCON與寫入開始信號WSTT之間的時序關(guān)系，或結(jié)束控制信號ETRCON與寫入結(jié)束信號WEND之間的時序關(guān)系。

參照圖11A，時間控制器250可響應于開始控制信號STRCON和結(jié)束控制信號ETRCON中的每個分別激活寫入開始信號WSTT和寫入結(jié)束信號WEND中的每個。根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例，可從時間控制器250之外的外部電路(例如，從圖2中的主控制器400)提供開始控制信號STRCON和結(jié)束控制信號ETRCON。

參照圖11B，當來自系統(tǒng)計時器的系統(tǒng)時間SYSTM與參考開始時間STM和參考結(jié)束時間ETM中的每個一致時，時間控制器250可分別激活寫入開始信息WSTT和寫入結(jié)束信號WEND中的每個。

參照圖11C，時間控制器250可在開始控制信號STRCON和結(jié)束控制信號ETRCON中的每個被激活之后，對開始觸發(fā)使能信號STREN的激活數(shù)和結(jié)束觸發(fā)使能信號ETREN的激活數(shù)中的每個進行計數(shù)(例如，對激活的次數(shù)進行計數(shù))，并基于激活數(shù)中的每個來激活寫入開始信號WSTT和寫入結(jié)束信號WEND中的每個。例如，參考計數(shù)信號CNTVL被設(shè)置為值3，并且當觸發(fā)計數(shù)信號TRCNT具有值3時，寫入開始信號WSTT和寫入結(jié)束信號WEND中的每個可被激活。

參照圖11D，時間控制器250可在系統(tǒng)時間SYSTM與參考開始時間STM和參考結(jié)束時間ETM中的每個一致之后，對開始觸發(fā)使能信號STREN的激活數(shù)和結(jié)束觸發(fā)使能信號ETREN的激活數(shù)中的每個進行計數(shù)(例如，對激活的次數(shù)進行計數(shù))，并基于激活數(shù)中的每個來激活寫入開始信號WSTT和寫入結(jié)束信號WEND中的每個。例如，參考計數(shù)信號CNTVL被設(shè)置為值3，并且當觸發(fā)計數(shù)信號TRCNT具有值3時，寫入開始信號WSTT和寫入結(jié)束信號WEND中的每個可被激活。

參照圖11E，時間控制器250可在開始控制信號STRCON被激活之后的在開始觸發(fā)使能信號STREN被激活時的時間點t1對內(nèi)部時間ELATM進行鎖存。此外，時間控制器250可在結(jié)束控制信號ETRCON被激活之后的在結(jié)束觸發(fā)使能信號ETREN被激活時的時間點(還被示出為t1)對內(nèi)部時間ELATM進行鎖存。時間控制器250可基于鎖存時間LTM與內(nèi)部時間ELATM之間的差DIFFTM，激活寫入開始信號WSTT和寫入結(jié)束信號WEND中的每個。例如，參考開始時間STM和參考結(jié)束時間ETM中的每個被設(shè)置為值5，并且當時間差DIFFTM變?yōu)橹?時，寫入開始信號WSTT和寫入結(jié)束信號WEND中的每個可被激活。

參照圖11F，時間控制器250可在開始控制信號STRON被激活之后的在開始觸發(fā)使能信號STREN被激活時的時間點t1對內(nèi)部時間ELATM進行鎖存。此外，時間控制器250可在結(jié)束控制信號ETRCON被激活之后的在結(jié)束觸發(fā)使能信號ETREN被激活時的時間點(還被示出為t1)對內(nèi)部時間ELATM進行鎖存。時間控制器250可基于鎖存時間LTM與內(nèi)部時間ELATM之間的差DIFFTM，激活寫入開始信號WSTT和寫入結(jié)束信號WEND中的每個。例如，參考開始時間STM和參考結(jié)束時間ETM中的每個被設(shè)置為值5，并且在時間差DIFFTM變?yōu)橹?之后的在開始觸發(fā)使能信號STREN和結(jié)束觸發(fā)使能信號ETREN中的每個被激活時，寫入開始信號WSTT和寫入結(jié)束信號WEND中的每個可被激活。

圖12是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的用于改變觸發(fā)控制信號的控制信號選擇器的示圖，圖13是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的圖12的控制信號選擇器的操作的示圖。

參照圖12和圖13，控制信號選擇器218可包括第一復用器218a和第二復用器218b。第一復用器218a可響應于觸發(fā)計數(shù)信號TRCNT選擇并輸出輸入開始觸發(fā)控制信號iSTROP0至iSTROP7之一。第二復用器218b可響應于選擇信號CNTOPT選擇并輸出固定的一個輸入開始觸發(fā)控制信號iSTROP0和第一復用器218a的輸出之一。如圖13所示，每當開始觸發(fā)使能信號STREN被激活時，觸發(fā)計數(shù)信號TRCNT的值可連續(xù)增大，因此開始觸發(fā)控制信號STROP的值可連續(xù)改變。

圖12和圖13示出開始觸發(fā)控制信號STROP的變化，并且結(jié)束觸發(fā)控制信號ETROP可以以類似方法變化。這樣，圖7中的第一運算單元210和第二運算單元220中的每個可基于開始觸發(fā)使能信號STREN的激活數(shù)和結(jié)束觸發(fā)使能信號ETREN的激活數(shù)中的每個使開始觸發(fā)控制信號STROP和結(jié)束觸發(fā)控制信號ETROP中的每個變化。

圖14是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的包括在圖2的嵌入式邏輯分析儀中的打包器的框圖，圖15是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的由圖14的打包器產(chǎn)生的組合數(shù)據(jù)信號的示圖。

參照圖14，還可被稱為打包器電路系統(tǒng)301的打包器301可包括數(shù)據(jù)提取器DEXT 311、時間信息提取器TIEXT 312、合成器SYN 313和復用器MUX 314。數(shù)據(jù)提取器DEXT 311、時間信息提取器TIEXT 312和合成器SYN 313均可通過電路或電路系統(tǒng)來實現(xiàn)。數(shù)據(jù)提取器DEXT 311、時間信息提取器TIEXT 312和合成器SYN 313還可被稱為數(shù)據(jù)提取器電路系統(tǒng)、時間信息電路系統(tǒng)和合成器電路系統(tǒng)。雖然圖14中未示出，但是打包器301可接收如上所述的表示數(shù)據(jù)捕獲時序的數(shù)據(jù)使能信號DTEN。打包器301可與數(shù)據(jù)使能信號DTEN同步產(chǎn)生打包器數(shù)據(jù)信號PCKDT。

數(shù)據(jù)提取器311可基于捕獲數(shù)據(jù)信號CPDT產(chǎn)生不同比特數(shù)(例如，32比特、40比特、56比特等)的數(shù)據(jù)比特信號DB1至DB4。時間信息提取器312可基于時間信息信號TMINF產(chǎn)生不同比特數(shù)(例如，32比特、24比特、16比特、8比特等)的時間信息比特信號TIB1至TIB4。以圓括號示出信號的示例比特數(shù)。合成器313可將數(shù)據(jù)比特信號DB1至DB4與時間信息比特信號TIB1至TIB4組合以產(chǎn)生相同的全部比特數(shù)的組合數(shù)據(jù)信號SYND1至SYND4(例如，包括32+32＝40+24＝48+16＝56+8＝64比特的組合數(shù)據(jù)信號)，使得組合數(shù)據(jù)信號SYND1至SYND4包括不同比特數(shù)的捕獲時間信息。

圖15示出組合數(shù)據(jù)信號SYND1至SYND4的示例。在圖15中，“D”表示捕獲數(shù)據(jù)，“T”表示捕獲數(shù)據(jù)的時間信息。第一組合數(shù)據(jù)信號SYND1包括8比特的時間信息和56比特的捕獲數(shù)據(jù)，第二組合數(shù)據(jù)信號SYND2包括16比特的時間信息和48比特的捕獲數(shù)據(jù)，第三組合數(shù)據(jù)信號SYND3包括24比特的時間信息和40比特的捕獲數(shù)據(jù)，第四組合數(shù)據(jù)信號SYND4包括32比特的時間信息和32比特的捕獲數(shù)據(jù)。

復用器314可基于來自圖2中的主控制器400的時間長短信號TMSZ來選擇組合數(shù)據(jù)信號SYND1至SYND4之一以輸出選擇的組合數(shù)據(jù)信號作為打包器數(shù)據(jù)信號PCKDT。

這樣，可通過改變時間長短信號TMSZ的值有效地控制包括在打包器數(shù)據(jù)信號PCKDT中的時間信息的比特數(shù)。

圖16是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的包括在圖2的嵌入式邏輯分析儀中的打包器的框圖。

參照圖16，還可被稱為打包器電路系統(tǒng)302的打包器302可包括數(shù)據(jù)提取器DEXT 321、時間信息提取器TIEXT 322和復用器MUX 323。數(shù)據(jù)提取器DEXT 321和時間信息提取器TIEXT 322均可通過電路或電路系統(tǒng)來實現(xiàn)。雖然在圖16中未示出，但是打包器302可接收如上所述的表示數(shù)據(jù)捕獲時序的數(shù)據(jù)使能信號DTEN。打包器302可與數(shù)據(jù)使能信號DTEN同步產(chǎn)生打包器數(shù)據(jù)信號PCKDT。

數(shù)據(jù)提取器321可基于捕獲數(shù)據(jù)信號CPDT產(chǎn)生固定比特數(shù)(例如，固定數(shù)量的比特)的數(shù)據(jù)比特信號DB。時間信息提取器322可基于時間信息信號TMINF產(chǎn)生固定比特數(shù)的時間信息比特信號TIB。以圓括號示出信號的示例比特數(shù)(例如，64比特)。數(shù)據(jù)比特信號DB的比特數(shù)可等于時間信息比特信號TIB的比特數(shù)。

復用器323可基于來自圖2中的主控制器400的時間段信號TMPD來選擇數(shù)據(jù)比特信號DB和時間信息比特信號TIB之一，以輸出選擇的信號作為打包器數(shù)據(jù)信號PCKDT。

圖17A、圖17B和圖17C是示出由圖16的打包器產(chǎn)生的打包器數(shù)據(jù)信號的示例的示圖。

參照圖17A，在時間t1，64比特的捕獲數(shù)據(jù)D0可被輸出為打包器數(shù)據(jù)信號PCKDT，在時間t2，64比特的捕獲數(shù)據(jù)D1可被輸出為打包器數(shù)據(jù)信號PCKDT，隨后，在時間t3，時間信息T0和T1可被輸出為打包器數(shù)據(jù)信號PCKDT。以同樣的方式，在時間t4和時間t5，捕獲數(shù)據(jù)D2和D3可被輸出為打包器數(shù)據(jù)信號，隨后，在時間t6，時間信息T2和T3可被輸出為打包器數(shù)據(jù)信號PCKDT。結(jié)果，32比特的時間信息可被分配給64比特的捕獲數(shù)據(jù)。

參照圖17B，在時間t1，64比特的捕獲數(shù)據(jù)D0可被輸出為打包器數(shù)據(jù)信號PCKDT，在時間t2，64比特的捕獲數(shù)據(jù)D1可被輸出為打包器數(shù)據(jù)信號PCKDT，在時間t3，64比特的捕獲數(shù)據(jù)D2可被輸出為打包器數(shù)據(jù)信號PCKDT，在時間t4，64比特的捕獲數(shù)據(jù)D3可被輸出為打包器數(shù)據(jù)信號PCKDT，隨后，在時間t5，時間信息T0、T1、T2和T3可被輸出為打包器數(shù)據(jù)信號PCKDT。以同樣的方式，在時間t6、t7、t8和t9，捕獲數(shù)據(jù)D4、D5、D6和D7可被輸出為打包器數(shù)據(jù)信號，隨后，在時間t10，時間信息T4、T5、T6和T7可被輸出為打包器數(shù)據(jù)信號PCKDT。結(jié)果，16比特的時間信息可被分配給64比特的捕獲數(shù)據(jù)。

參照圖17C，在時間t1，64比特的捕獲數(shù)據(jù)D0可被輸出為打包器數(shù)據(jù)信號PCKDT，在時間t2，64比特的捕獲數(shù)據(jù)D1可被輸出為打包器數(shù)據(jù)信號PCKDT，在時間t3，64比特的捕獲數(shù)據(jù)D2可被輸出為打包器數(shù)據(jù)信號PCKDT，在時間t4，64比特的捕獲數(shù)據(jù)D3可被輸出為打包器數(shù)據(jù)信號PCKDT，在時間t5，64比特的捕獲數(shù)據(jù)D4可被輸出為打包器數(shù)據(jù)信號PCKDT，在時間t6，64比特的捕獲數(shù)據(jù)D5可被輸出為打包器數(shù)據(jù)信號PCKDT，在時間t7，64比特的捕獲數(shù)據(jù)D6可被輸出為打包器數(shù)據(jù)信號PCKDT，在時間t8，64比特的捕獲數(shù)據(jù)D7可被輸出為打包器數(shù)據(jù)信號PCKDT，隨后，在時間t9，時間信息T0、T1、T2、T3、T4、T5、T6和T7可被輸出為打包器數(shù)據(jù)信號PCKDT。結(jié)果，8比特的時間信息可被分配給64比特的捕獲數(shù)據(jù)。

這樣，可通過改變時間段信號TMPD的值來如圖17A、圖17B和圖17C所示有效地控制包括在打包器數(shù)據(jù)信號PCKDT中的時間信息的比特數(shù)。

圖18是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的包括在圖16的打包器中的數(shù)據(jù)提取器的示圖，圖19是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的由圖18的數(shù)據(jù)提取器產(chǎn)生的數(shù)據(jù)信號的示圖。

參照圖18，數(shù)據(jù)提取器340可包括多個觸發(fā)器集341至348和復用器349。圖18示出用于處理64比特的捕獲數(shù)據(jù)信號CPDT的示例。然而，本發(fā)明構(gòu)思的至少一些示例實施例不限于圖18中示出的示例，數(shù)據(jù)提取器340的配置可例如根據(jù)捕獲數(shù)據(jù)信號CPDT的比特數(shù)進行各種改變。在圖18中，“FF”表示對應于一字節(jié)數(shù)據(jù)的八個觸發(fā)器。

捕獲數(shù)據(jù)信號CPDT中的捕獲數(shù)據(jù)可首先被存儲在第一觸發(fā)器集341中。當新的捕獲數(shù)據(jù)通過捕獲數(shù)據(jù)信號CPDT被輸入時，存儲在第一觸發(fā)器集341中的數(shù)據(jù)的一部分被移動和存儲到第二觸發(fā)器集342中而新的捕獲數(shù)據(jù)被存儲在第一觸發(fā)器集341中。以這種方式，最舊的捕獲數(shù)據(jù)被存儲在第八觸發(fā)器集348中，而最近的捕獲數(shù)據(jù)可被存儲在第一觸發(fā)器集341中。觸發(fā)器集341至348之間的移動操作可與表示數(shù)據(jù)捕獲時序的數(shù)據(jù)使能信號DTEN同步地被執(zhí)行。

來自第一觸發(fā)器集341的64比特D00至D07可形成第一數(shù)據(jù)比特信號DBa，來自第一觸發(fā)器集341和第二觸發(fā)器集342的64比特D00至D03和D10至D13可形成第二數(shù)據(jù)比特信號DBb，來自第一觸發(fā)器集341至第四觸發(fā)器集344的64比特D00、D01、D10、D11、D20、D21、D30和D31可形成第三數(shù)據(jù)比特信號DBc，來自第一觸發(fā)器集341至第八觸發(fā)器集348的64比特D00、D10、D20、D30、D40、D50、D60和D70可形成第四數(shù)據(jù)比特信號DBd。這樣形成的第一數(shù)據(jù)比特信號至第四數(shù)據(jù)比特信號在圖19中被示出。

復用器349可響應于來自圖2中的主控制器400的位寬信號BTWD選擇第一數(shù)據(jù)比特信號至第四數(shù)據(jù)比特信號DBa、DBb、DBc和DBd之一，并輸出選擇的數(shù)據(jù)比特信號作為數(shù)據(jù)比特信號DB。

這樣，打包器340可響應于位寬信號BTWD調(diào)整捕獲數(shù)據(jù)信號CPDT的全部比特數(shù)之中的針對捕獲數(shù)據(jù)捕獲的比特數(shù)。例如，如圖18和圖19所示，捕獲數(shù)據(jù)信號CPDT的全部比特數(shù)可以是64。當?shù)谝粩?shù)據(jù)比特信號DBa被選擇時，全部64比特可被捕獲，當?shù)诙?shù)據(jù)比特信號DBb被選擇時，全部64比特之中的32比特可被捕獲，當?shù)谌龜?shù)據(jù)比特信號DBc被選擇時，全部64比特之中的16比特可被捕獲，當?shù)谒臄?shù)據(jù)比特信號DBd被選擇時，全部64比特之中的8比特可被捕獲。

當捕獲數(shù)據(jù)信號CPDT的全部比特的一部分有意義并且需要調(diào)試時，實際上全部比特的僅所述部分可被捕獲。因此，可減少集成電路中的傳輸并可有效使用有限存儲容量。

這樣，根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的嵌入式邏輯分析儀和包括該嵌入式邏輯分析儀的集成電路可有效控制調(diào)試所需的數(shù)據(jù)的收集，因此，可通過克服集成電路的內(nèi)部資源(諸如主總線的傳輸量、內(nèi)部存儲器容量等)的限制來有效執(zhí)行集成電路的調(diào)試。

圖20是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的嵌入式邏輯分析儀的框圖。

參照圖20，嵌入式邏輯分析儀51可包括比較塊100、運算塊200、打包器300、主控制器400和輸入選擇器500。

輸入選擇器500可從包括在圖1的集成電路10中的功能塊選擇邏輯信號INLOG1至INLOGn之一以提供選擇的邏輯信號作為輸入數(shù)據(jù)信號INDT?？衫脧陀闷鱉UX實現(xiàn)輸入選擇器500，復用器MUX響應于來自主控制器400的選擇控制信號MXCON執(zhí)行選擇操作。

比較塊100可基于輸入數(shù)據(jù)信號INDT產(chǎn)生捕獲數(shù)據(jù)信號CPDT和多個比較使能信號CMPEN。比較使能信號CMPEN可分別在不同比較條件下被激活。輸入數(shù)據(jù)信號INDT可從如圖1所示的直接連接到嵌入式邏輯分析儀50的一個功能塊被提供。輸入數(shù)據(jù)信號INDT可以是包括多個比特的并行信號。主控制器400可產(chǎn)生表示比較條件的比較控制信號CMPCON以控制比較塊100。比較控制信號CMPCON可包括如以上參照圖3至圖6所述的移位控制信號SFT、參考數(shù)據(jù)信號CMPVL和選擇信號CMPMX。

運算塊200可接收比較使能信號CMPEN并對比較使能信號CMPEN執(zhí)行邏輯運算，以產(chǎn)生指示數(shù)據(jù)捕獲時序的數(shù)據(jù)使能信號DTEN。主控制器400可產(chǎn)生表示邏輯運算的運算控制信號OPTCON以控制運算塊200。運算控制信號OPTCON可包括如參照圖7至圖13描述的開始觸發(fā)信號STROP、結(jié)束觸發(fā)控制信號ETROP、寫入使能控制信號WENOP、時間控制信號TMCON和選擇信號CNTOPT。

打包器300可從比較塊100接收捕獲數(shù)據(jù)信號CPDT，并從運算塊200接收數(shù)據(jù)使能信號DTEN。打包器300可基于捕獲數(shù)據(jù)信號CPDT、數(shù)據(jù)使能信號DTEN和時間信息信號TMINF產(chǎn)生包括捕獲數(shù)據(jù)和捕獲時間信息的打包器數(shù)據(jù)信號PCKDT。主控制器400可產(chǎn)生打包器控制信號PCKCON以控制打包器300的操作。打包器控制信號PCKCON可包括如以下參照圖14至圖19描述的時間長短信號TMSZ、時間段信號TMPD和位寬信號BTWD。

主控制器400可包括存儲控制值的寄存器REG 450，并基于寄存器450中存儲的值產(chǎn)生信號CMPCON、OPTCON和PCKCON。當在集成電路10中發(fā)生問題時，控制值可被設(shè)置為適合于需要的調(diào)試。通過設(shè)置控制值，可有效控制數(shù)據(jù)捕獲時間段的開始時間點和結(jié)束時間點、數(shù)據(jù)捕獲時序、捕獲數(shù)據(jù)的選擇、捕獲時間信息的組合等。為了便于描述，參照主控制器400被包括在嵌入式邏輯分析儀50中的示例解釋圖2。然而，本發(fā)明構(gòu)思的至少一些示例實施例不限于圖2中示出的示例，主控制器400可被包括在包含例如處理器的其他功能塊中。

這樣，根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的嵌入式邏輯分析儀51和包括嵌入式邏輯分析儀51的集成電路可有效地控制調(diào)試所需的數(shù)據(jù)的采集，因此，可通過克服集成電路的內(nèi)部資源(諸如主總線的傳輸量、內(nèi)部存儲器容量等)的限制來有效執(zhí)行集成電路中的調(diào)試。

圖21A和圖21B是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的提供邏輯信號的示圖。

在本發(fā)明構(gòu)思的至少一些示例實施例中，如圖21A中所示，輸入選擇器501可從同一功能塊FB接收邏輯信號LNLOG1和LNLOG2，并提供邏輯信號LNLOG1和LNLOG2之一作為輸入數(shù)據(jù)信號INDT。在本發(fā)明構(gòu)思的至少一些示例實施例中，如圖21B中所示，輸入選擇器502可從不同功能塊FB1和FB2接收邏輯信號LNLOG1和LNLOG2，并提供邏輯信號LNLOG1和LNLOG2之一作為輸入數(shù)據(jù)信號INDT。這樣，可使用普通嵌入式邏輯分析儀針對多個邏輯信號之一選擇性地執(zhí)行數(shù)據(jù)采集，因此可進一步有效地執(zhí)行數(shù)據(jù)采集和調(diào)試。圖21A和圖21B中示出的功能塊FB均可通過電路或電路系統(tǒng)實現(xiàn)。

圖22是示出本發(fā)明構(gòu)思的至少一些示例實施例的集成電路的框圖。

參照圖22，集成電路IC 60可包括互連裝置20、連接到互連裝置20的多個功能塊FB 61、62和63及直接連接到功能塊61、62和63中的至少一個的嵌入式邏輯分析儀ELA 52。互連裝置20、多個功能塊FB 61、62和63及嵌入式邏輯分析儀ELA 52均可通過電路或電路系統(tǒng)來實現(xiàn)。嵌入式邏輯分析儀ELA 52也可連接到互連裝置20。嵌入式邏輯分析儀ELA 52可與功能塊61、62和63及互連裝置20一起被集成在同一半導體芯片中。如圖22所示，功能塊61、62和63可包括處理器62和嵌入式存儲器MEM1 63。

嵌入式邏輯分析儀52可包括比較塊CBK、運算塊OBK、打包器PKR、緩沖器FIFO和直接存儲器存取控制器DMA，它們中的每個均可通過電路或電路系統(tǒng)來實現(xiàn)。與圖2的配置相比，嵌入式邏輯分析儀52還可包括緩沖器FIFO和直接存儲器存取控制器DMA。因此，除了嵌入式邏輯分析儀52另外包括緩沖器FIFO和直接存儲器存取控制器DMA之外，嵌入式邏輯分析儀52可具有與嵌入式邏輯分析儀50相同的結(jié)構(gòu)。緩沖器FIFO可存儲來自打包器PKR的打包器數(shù)據(jù)信號的數(shù)據(jù)。直接存儲器存取控制器DMA可將存儲在緩沖器FIFO中的數(shù)據(jù)傳送到包括在集成電路60中的嵌入式存儲器63中。此外，直接存儲器存取控制器DMA可將存儲在緩沖器FIFO中的數(shù)據(jù)傳送到集成電路60之外的外部存儲器MEM2 70。此外，直接存儲器存取控制器DMA可通過外部高速接口I/F 65(諸如通用串行總線(USB)、PCI-快速(PCI-Express)等)將存儲在緩沖器FIFO中的數(shù)據(jù)傳送到外部裝置(諸如個人計算機PC 80)。直接存儲器存取控制器DMA可通過互連裝置20連接到嵌入式存儲器63、存儲器控制器64和/或外部高速接口65。如圖22所示，存儲器控制器64可被包括在處理器62中。

圖23是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的包括視頻編碼器的計算機系統(tǒng)的框圖。

參照圖23，計算系統(tǒng)1000可包括處理器1010、存儲器裝置1020、存儲裝置1030、輸入/輸出裝置1040、電源1050和圖像傳感器900。雖然未在圖23中示出，但是計算系統(tǒng)1000還可包括與視頻卡、聲卡、存儲卡、通用串行總線(USB)裝置和/或其他電子裝置進行通信的端口。

處理器1010可執(zhí)行各種計算或任務。處理器1010可包括嵌入式邏輯分析儀ELA 1011。嵌入式邏輯分析儀ELA 1011可具有參照圖1至圖22所描述的用于有效控制調(diào)試所需的數(shù)據(jù)的采集的配置。例如，ELA 1011可具有以上針對ELA 50、ELA 51或ELA 52描述的相同的結(jié)構(gòu)和操作。根據(jù)一些實施例，處理器1010可以是例如微處理器或中央處理單元(CPU)。處理器1010可通過地址總線、控制總線和/或數(shù)據(jù)總線與存儲器裝置1020、存儲裝置1030和輸入/輸出裝置1040通信。在本發(fā)明構(gòu)思的至少一些示例實施例中，處理器1010可結(jié)合到諸如外圍組件互連(PCI)總線的擴展總線。存儲器裝置1020可存儲用于操作計算系統(tǒng)1000的數(shù)據(jù)。例如，存儲器裝置1020可使用動態(tài)隨機存取存儲器(DRAM)裝置、移動DRAM裝置、靜態(tài)隨機存取存儲器(SRAM)裝置、相位隨機存取存儲器(PRAM)裝置、鐵電隨機存取存儲器(FRAM)裝置、電阻式隨機存取存儲器(RRAM)裝置和/或磁性隨機存取存儲器(MRAM)裝置來實現(xiàn)。存儲裝置可包括固態(tài)驅(qū)動器(SSD)、硬盤驅(qū)動器(HDD)、緊湊盤只讀存儲器(CD-ROM)等。輸入/輸出裝置1040可包括輸入裝置(例如，鍵盤、小鍵盤、鼠標等)以及輸出裝置(例如，打印機、顯示裝置等)。電源1050提供用于計算系統(tǒng)1000的操作電壓。

圖像傳感器900可通過總線或其他通信鏈路與處理器1010通信。圖像傳感器900可與處理器1010集成在一個芯片中，或者圖像傳感器900和處理器1010可被實現(xiàn)為單獨的芯片。

計算系統(tǒng)1000可根據(jù)各種封裝技術(shù)中的任意一種或更多種進行封裝，諸如層疊封裝(PoP)、球柵陣列(BGA)、芯片級封裝(CSP)、帶引線的塑料芯片載體(PLCC)、塑料雙列直插式封裝(PDIP)、裸片疊片式封裝(die in wafflepack)、晶片式裸片(die in wafer form)、板上芯片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑料公制四方扁平封裝(PMQFP)、薄型四方扁平封裝(TQFP)、小外形集成電路(SOIC)、縮小型小外形封裝(SSOP)、薄型小外形封裝(TSOP)、系統(tǒng)級封裝(SIP)、多芯片封裝(MCP)、晶片級制造封裝(WFP)和晶片級處理堆疊封裝(WSP)。

計算系統(tǒng)1000可以是各種不同計算機系統(tǒng)之中的任何計算系統(tǒng)，并包括根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的嵌入式邏輯分析儀。例如，計算系統(tǒng)1000可包括數(shù)碼相機、移動電話、智能電話、便攜式多媒體播放器(PMP)、個人數(shù)字助理(PDA)等。

圖24是示出根據(jù)本發(fā)明構(gòu)思的至少一些示例實施例的圖23的計算系統(tǒng)中可采用的接口的框圖。

參照圖24，計算系統(tǒng)1100可通過使用或支持移動行業(yè)處理器接口的接口的數(shù)據(jù)處理裝置來實現(xiàn)。計算系統(tǒng)1100可包括應用處理器1110、圖像傳感器1140、顯示裝置1150等。應用處理器1110的CSI主機1112可通過相機串行接口(CSI)來執(zhí)行與圖像傳感器1140的CSI裝置1141的串行通信。在本發(fā)明構(gòu)思的至少一些示例實施例中，CSI主機1112可包括解串器(DES)，CSI裝置1141可包括串行化器(SER)。應用處理器1110的DSI主機1111可通過顯示器串行接口(DSI)來執(zhí)行與顯示裝置1150的DSI裝置1151的串行通信。

在本發(fā)明構(gòu)思的至少一些示例實施例中，DSI主機1111可包括串行化器(SER)，DSI裝置1151可包括解串器(DES)。計算系統(tǒng)1100還可包括執(zhí)行與應用處理器1110的通信的射頻(RF)芯片1160。計算系統(tǒng)1100的物理層(PHY)1113和RF芯片1160的物理層(PHY)1161可基于DigRFSM執(zhí)行數(shù)據(jù)通信。應用處理器1110還可包括控制PHY 1161的數(shù)據(jù)通信的DigRFSM主單元1114。

處理器1010可包括嵌入式邏輯分析儀ELA 1115。嵌入式邏輯分析儀1115可具有如參照圖1至圖22所描述的用于有效控制調(diào)試所需的數(shù)據(jù)的采集的配置。例如，ELA 1115可具有以上針對ELA 50、ELA 51或ELA 52描述的相同的結(jié)構(gòu)和操作。

計算系統(tǒng)1100還可包括全球定位系統(tǒng)(GPS)1120、存儲器1170、MIC1180、DRAM裝置1185和揚聲器1190。另外，計算系統(tǒng)1100可使用超寬帶(UWB)1210、無線局域網(wǎng)(WLAN)1220、全球微波互聯(lián)接入(WIMAX)1230等來執(zhí)行通信。然而，計算系統(tǒng)1100的結(jié)構(gòu)和接口不限于此。

如本領(lǐng)域技術(shù)人員將理解的那樣，本發(fā)明構(gòu)思的示例實施例可被實現(xiàn)為系統(tǒng)、方法、計算機程序產(chǎn)品和/或在其上具有計算機可讀程序代碼的一個或更多個計算機可讀介質(zhì)中實現(xiàn)的計算機程序產(chǎn)品。計算機可讀程序代碼可被提供給通用計算機、專用計算機或其他可編程數(shù)據(jù)處理設(shè)備的處理器。計算機可讀介質(zhì)可以是計算機可讀信號介質(zhì)或計算機可讀存儲介質(zhì)。計算機可讀存儲介質(zhì)可以是可包含或存儲由指令執(zhí)行系統(tǒng)、設(shè)備或裝置使用或與指令執(zhí)行系統(tǒng)、設(shè)備或裝置有關(guān)的程序的任何有形介質(zhì)。

本公開可應用于包括用于調(diào)試任意集成電路的嵌入式邏輯分析儀的任意裝置和系統(tǒng)。例如，本公開可應用于諸如移動電話、智能電話、個人數(shù)字助理(PDA)、便攜式多媒體播放器(PMP)、數(shù)碼相機、攝錄像機、個人計算機(PC)、服務器計算機、工作站、膝上型計算機、數(shù)字TV、機頂盒、便攜式游戲控制器、導航系統(tǒng)等的系統(tǒng)。

因此已經(jīng)描述了本發(fā)明構(gòu)思的示例實施例，將明顯的是可以以許多方式來對本發(fā)明構(gòu)思的示例實施例進行變化。這些變化不被認為脫離本發(fā)明構(gòu)思的示例實施例的意圖精神和范圍，并且對于本領(lǐng)域技術(shù)人員將明顯的所有這些修改意圖包括在權(quán)利要求的范圍內(nèi)。