1.一種集成電路的嵌入式邏輯分析儀，包括：
比較塊，被配置為：基于來(lái)自包括在集成電路中的功能塊之一的輸入數(shù)據(jù)信號(hào)，產(chǎn)生捕獲數(shù)據(jù)信號(hào)和多個(gè)比較使能信號(hào)，使得基于不同比較條件分別激活所述多個(gè)比較使能信號(hào)；
運(yùn)算塊，被配置為：對(duì)所述多個(gè)比較使能信號(hào)執(zhí)行邏輯運(yùn)算以產(chǎn)生指示數(shù)據(jù)捕獲時(shí)序的數(shù)據(jù)使能信號(hào)；
打包器電路系統(tǒng)，被配置為：基于捕獲數(shù)據(jù)信號(hào)、數(shù)據(jù)使能信號(hào)和時(shí)間信息信號(hào)產(chǎn)生包括捕獲數(shù)據(jù)和捕獲時(shí)間信息的打包器數(shù)據(jù)信號(hào)。
2.如權(quán)利要求1所述的嵌入式邏輯分析儀，還包括：
主控制器，被配置為：產(chǎn)生指示比較條件的比較控制信號(hào)、控制運(yùn)算塊的邏輯運(yùn)算的運(yùn)算控制信號(hào)和控制打包器電路系統(tǒng)的操作的打包器控制信號(hào)。
3.如權(quán)利要求1所述的嵌入式邏輯分析儀，其中，比較塊包括：
多個(gè)比較電路，每個(gè)比較電路被配置為：基于輸入數(shù)據(jù)信號(hào)和指示比較條件的比較控制信號(hào)之中的控制信號(hào)產(chǎn)生所述多個(gè)比較使能信號(hào)之中的使能信號(hào)。
4.如權(quán)利要求3所述的嵌入式邏輯分析儀，其中，所述多個(gè)比較電路中的至少第一比較電路被配置為將輸入數(shù)據(jù)信號(hào)移位以產(chǎn)生移位數(shù)據(jù)信號(hào)，并被配置為將移位數(shù)據(jù)信號(hào)與參考數(shù)據(jù)信號(hào)進(jìn)行比較以產(chǎn)生由第一比較電路產(chǎn)生的使能信號(hào)。
5.如權(quán)利要求3所述的嵌入式邏輯分析儀，其中，所述多個(gè)比較電路中的至少第一比較電路被配置為：
將輸入數(shù)據(jù)信號(hào)和來(lái)自所述多個(gè)比較電路中的第二比較電路的第一移位數(shù)據(jù)信號(hào)之一移位以產(chǎn)生第二移位數(shù)據(jù)信號(hào)，
將第二移位數(shù)據(jù)信號(hào)與參考數(shù)據(jù)信號(hào)和來(lái)自所述多個(gè)比較電路中的第三比較電路的第三移位數(shù)據(jù)信號(hào)之一進(jìn)行比較以產(chǎn)生由第一比較電路產(chǎn)生的使能信號(hào)。
6.如權(quán)利要求3所述的嵌入式邏輯分析儀，其中，所述多個(gè)比較電路中的至少第一比較電路包括：
第一移位寄存器，被配置為：響應(yīng)于移位控制信號(hào)的第一比特將輸入數(shù)據(jù)信號(hào)向左移位，第一比特表示左移位數(shù)；
第二移位寄存器，被配置為：響應(yīng)于移位控制信號(hào)的第二比特將第一移位寄存器的輸出信號(hào)向右移位，第二比特表示右移位數(shù)；
比較器，被配置為：響應(yīng)于移位控制信號(hào)的第三比特將第二移位寄存器的輸出信號(hào)與參考數(shù)據(jù)信號(hào)進(jìn)行比較，以產(chǎn)生由第一比較電路產(chǎn)生的使能信號(hào)，第三比特表示比較比特?cái)?shù)。
7.如權(quán)利要求3所述的嵌入式邏輯分析儀，其中，比較塊還包括：
復(fù)用器，被配置為：從輸入數(shù)據(jù)信號(hào)和由所述多個(gè)比較電路產(chǎn)生的移位數(shù)據(jù)信號(hào)之中選擇信號(hào)，并輸出選擇的信號(hào)作為捕獲數(shù)據(jù)信號(hào)。
8.如權(quán)利要求1所述的嵌入式邏輯分析儀，其中，運(yùn)算塊包括：
第一運(yùn)算電路系統(tǒng)，被配置為：基于所述多個(gè)比較使能信號(hào)和開(kāi)始觸發(fā)控制信號(hào)產(chǎn)生開(kāi)始觸發(fā)使能信號(hào)；
第二運(yùn)算電路系統(tǒng)，被配置為：基于所述多個(gè)比較使能信號(hào)和結(jié)束觸發(fā)控制信號(hào)產(chǎn)生結(jié)束觸發(fā)使能信號(hào)；
第三運(yùn)算電路系統(tǒng)，被配置為：基于所述多個(gè)比較使能信號(hào)和寫(xiě)入使能控制信號(hào)產(chǎn)生寫(xiě)入使能信號(hào)。
9.如權(quán)利要求8所述的嵌入式邏輯分析儀，其中，第一運(yùn)算電路系統(tǒng)、第二運(yùn)算電路系統(tǒng)和第三運(yùn)算電路系統(tǒng)中的每個(gè)運(yùn)算電路系統(tǒng)包括：
多個(gè)復(fù)用器，被配置為響應(yīng)于開(kāi)始觸發(fā)控制信號(hào)、結(jié)束觸發(fā)控制信號(hào)和寫(xiě)入使能控制信號(hào)中的每個(gè)信號(hào)，輸出從所述多個(gè)比較使能信號(hào)之中選擇的第一選擇信號(hào)，使得第一選擇信號(hào)對(duì)應(yīng)于所述多個(gè)比較使能信號(hào)的一部分；
運(yùn)算器電路系統(tǒng)，被配置為:響應(yīng)于開(kāi)始觸發(fā)控制信號(hào)、結(jié)束觸發(fā)控制信號(hào)和寫(xiě)入使能控制信號(hào)中的每個(gè)信號(hào)，對(duì)第一選擇信號(hào)執(zhí)行邏輯運(yùn)算以產(chǎn)生開(kāi)始觸發(fā)使能信號(hào)、結(jié)束觸發(fā)使能信號(hào)和寫(xiě)入使能信號(hào)中的每個(gè)信號(hào)。
10.如權(quán)利要求8所述的嵌入式邏輯分析儀，其中，運(yùn)算塊還包括：
時(shí)間控制器，被配置為響應(yīng)于開(kāi)始觸發(fā)使能信號(hào)、結(jié)束觸發(fā)使能信號(hào)和時(shí)間控制信號(hào)，產(chǎn)生指示數(shù)據(jù)捕獲時(shí)間段的開(kāi)始時(shí)間點(diǎn)和結(jié)束時(shí)間點(diǎn)的寫(xiě)入開(kāi)啟信號(hào)；
邏輯門，被配置為：基于寫(xiě)入開(kāi)啟信號(hào)和寫(xiě)入使能信號(hào)產(chǎn)生數(shù)據(jù)使能信號(hào)。
11.如權(quán)利要求10所述的嵌入式邏輯分析儀，其中，時(shí)間控制器包括：
第一邏輯電路，被配置為：產(chǎn)生指示數(shù)據(jù)捕獲時(shí)間段的開(kāi)始時(shí)間點(diǎn)的寫(xiě)入開(kāi)始信號(hào)；
第二邏輯電路，被配置為：產(chǎn)生指示數(shù)據(jù)捕獲時(shí)間段的結(jié)束時(shí)間點(diǎn)的寫(xiě)入結(jié)束信號(hào)；
內(nèi)部計(jì)時(shí)器，被配置為：提供數(shù)據(jù)捕獲的相對(duì)時(shí)間；
計(jì)數(shù)器，被配置為對(duì)開(kāi)始觸發(fā)使能信號(hào)的激活次數(shù)和結(jié)束觸發(fā)使能信號(hào)的激活次數(shù)進(jìn)行計(jì)數(shù)。
12.如權(quán)利要求8所述的嵌入式邏輯分析儀，其中，
第一運(yùn)算電路系統(tǒng)，被配置為：基于開(kāi)始觸發(fā)使能信號(hào)的激活的次數(shù)改變開(kāi)始觸發(fā)控制信號(hào)，
第二運(yùn)算電路系統(tǒng)，被配置為：基于結(jié)束觸發(fā)使能信號(hào)的激活的次數(shù)改變結(jié)束觸發(fā)控制信號(hào)。
13.如權(quán)利要求1所述的嵌入式邏輯分析儀，其中，打包器電路系統(tǒng)包括：
數(shù)據(jù)提取器電路系統(tǒng)，被配置為：基于捕獲數(shù)據(jù)信號(hào)產(chǎn)生數(shù)據(jù)比特信號(hào)，數(shù)據(jù)比特信號(hào)均具有不同的比特?cái)?shù)；
時(shí)間信息提取器電路系統(tǒng)，被配置為：基于時(shí)間信息信號(hào)產(chǎn)生時(shí)間信息比特信號(hào)，時(shí)間信息比特信號(hào)均具有不同的比特?cái)?shù)；
合成器電路系統(tǒng)，被配置為：將數(shù)據(jù)比特信號(hào)和時(shí)間信息比特信號(hào)組合以產(chǎn)生均具有相同的比特?cái)?shù)的組合數(shù)據(jù)信號(hào)；
復(fù)用器，被配置為：基于時(shí)間長(zhǎng)短信號(hào)選擇性地輸出組合數(shù)據(jù)信號(hào)之一作為打包器數(shù)據(jù)信號(hào)。
14.如權(quán)利要求1所述的嵌入式邏輯分析儀，其中，打包器電路系統(tǒng)包括：
數(shù)據(jù)提取器電路系統(tǒng)，被配置為：基于捕獲數(shù)據(jù)信號(hào)產(chǎn)生固定比特?cái)?shù)的數(shù)據(jù)比特信號(hào)；
時(shí)間信息提取器電路系統(tǒng)，被配置為：基于時(shí)間信息信號(hào)產(chǎn)生所述固定比特?cái)?shù)的時(shí)間信息比特信號(hào)；
復(fù)用器，被配置為：基于時(shí)間段信號(hào)選擇性地輸出數(shù)據(jù)比特信號(hào)和時(shí)間信息比特信號(hào)之一作為打包器數(shù)據(jù)信號(hào)。
15.如權(quán)利要求1所述的嵌入式邏輯分析儀，其中，打包器電路系統(tǒng)被配置為：響應(yīng)于位寬信號(hào)調(diào)整捕獲數(shù)據(jù)信號(hào)的全部比特之中的針對(duì)捕獲數(shù)據(jù)捕獲的比特?cái)?shù)。
16.如權(quán)利要求1所述的嵌入式邏輯分析儀，還包括：
輸入選擇器電路系統(tǒng)，被配置為：從功能塊選擇邏輯信號(hào)之一作為輸入數(shù)據(jù)信號(hào)。
17.一種集成電路，包括：
權(quán)利要求1所述的嵌入式邏輯分析儀；
互連電路系統(tǒng)；
功能塊，
所述多個(gè)功能塊連接到互連電路系統(tǒng)，
嵌入式邏輯分析儀直接連接到所述多個(gè)功能塊中的至少一個(gè)功能塊。
18.一種包括在集成電路中的嵌入式邏輯分析儀，包括：
輸入選擇器電路系統(tǒng)，被配置為：從包括在集成電路中的功能塊選擇邏輯信號(hào)中的一個(gè)作為輸入數(shù)據(jù)信號(hào)并提供該輸入數(shù)據(jù)信號(hào)；
比較塊，被配置為：基于輸入數(shù)據(jù)信號(hào)產(chǎn)生捕獲數(shù)據(jù)信號(hào)和多個(gè)比較使能信號(hào)，使得基于不同比較條件分別激活所述多個(gè)比較使能信號(hào)；
運(yùn)算塊，被配置為：對(duì)所述多個(gè)比較使能信號(hào)執(zhí)行邏輯運(yùn)算以產(chǎn)生指示數(shù)據(jù)捕獲時(shí)序的數(shù)據(jù)使能信號(hào)；
打包器電路系統(tǒng)，被配置為：基于捕獲數(shù)據(jù)信號(hào)、數(shù)據(jù)使能信號(hào)和時(shí)間信息信號(hào)產(chǎn)生包括捕獲數(shù)據(jù)和捕獲時(shí)間信息的打包器數(shù)據(jù)信號(hào)；
主控制器，被配置為：控制輸入選擇器電路系統(tǒng)、比較塊、運(yùn)算塊和打包器電路系統(tǒng)的操作。
19.一種嵌入式邏輯分析儀，包括：
第一電路系統(tǒng)，被配置為：
接收由集成電路的至少一個(gè)功能塊產(chǎn)生的輸入數(shù)據(jù)，
基于參考數(shù)據(jù)信號(hào)和輸入數(shù)據(jù)產(chǎn)生捕獲數(shù)據(jù)；
第二電路系統(tǒng)，被配置為：通過(guò)基于捕獲數(shù)據(jù)信號(hào)將捕獲數(shù)據(jù)和捕獲時(shí)間信息組合，來(lái)產(chǎn)生包括集成電路的調(diào)試信息的打包器數(shù)據(jù)信號(hào)。
20.如權(quán)利要求19所述的嵌入式邏輯分析儀，還包括：
運(yùn)算塊，
其中，第一電路系統(tǒng)還被配置為：產(chǎn)生第一使能信號(hào)，
其中，運(yùn)算塊被配置為：基于第一使能信號(hào)執(zhí)行邏輯運(yùn)算以產(chǎn)生指示數(shù)據(jù)捕獲時(shí)序的數(shù)據(jù)使能信號(hào)，
其中，第二電路系統(tǒng)被配置為：基于數(shù)據(jù)使能信號(hào)、捕獲數(shù)據(jù)信號(hào)和時(shí)間信息信號(hào)產(chǎn)生打包器數(shù)據(jù)信號(hào)。