本發(fā)明涉及電子領(lǐng)域，特別是涉及一種芯片測(cè)試方法及裝置。

背景技術(shù)：

芯片的好壞，需要通過(guò)測(cè)試工序來(lái)進(jìn)行判斷。在半導(dǎo)體封裝測(cè)試行業(yè)內(nèi)，芯片一般會(huì)進(jìn)行兩次測(cè)試，一次是wafer test，即芯片封裝前的測(cè)試，主要是為了在劃片工藝后挑選出好的芯片進(jìn)行之后的封裝，此測(cè)試在晶圓廠或封裝廠中完成，測(cè)試難度和成本相對(duì)較低；另一次是封裝后的第二次測(cè)試，即final test(最終測(cè)試)，最終測(cè)試時(shí)，芯片的許多性能都需要進(jìn)行測(cè)試，如引腳的連接是否導(dǎo)通、是否漏電、芯片本身功能是否可實(shí)現(xiàn)、芯片散熱性以及受力或強(qiáng)度是否合格等。針對(duì)芯片不同性能的測(cè)試所用的時(shí)間是不同的，且不同性能的測(cè)試需要通過(guò)不同的測(cè)試設(shè)備分別進(jìn)行測(cè)試。

目前，在半導(dǎo)體封裝測(cè)試的final test中，可以采用單臺(tái)設(shè)備直接測(cè)試芯片的全部性能，但成本極高，并且需要單獨(dú)制作配套的模具；此外，還可以使用不同設(shè)備分別進(jìn)行測(cè)試，此方法可以明顯降低成本，但不同設(shè)備分別進(jìn)行測(cè)試的時(shí)候，因?yàn)椴煌瑴y(cè)試工序所需時(shí)間不同，所以會(huì)存在部分測(cè)試工序的等待，從而降低效率，而且測(cè)試芯片轉(zhuǎn)移過(guò)程也有可能對(duì)芯片造成損傷。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明主要解決的技術(shù)問(wèn)題是提供一種芯片測(cè)試方法及裝置，能夠解決芯片測(cè)試效率低的問(wèn)題。

為解決上述技術(shù)問(wèn)題，本發(fā)明采用的一個(gè)技術(shù)方案是：提供一種芯片測(cè)試裝置，包括：

第一測(cè)試區(qū)域，用于對(duì)待測(cè)芯片的第一項(xiàng)性能進(jìn)行測(cè)試，其中，所述第一測(cè)試區(qū)域包括至少一條第一測(cè)試軌道和對(duì)應(yīng)的至少一個(gè)第一測(cè)試設(shè)備，每條所述第一測(cè)試軌道分別對(duì)應(yīng)一個(gè)相應(yīng)的第一測(cè)試設(shè)備；

第二測(cè)試區(qū)域，與所述第一測(cè)試區(qū)域相連，以接收從所述第一測(cè)試區(qū)域傳送來(lái)的第一項(xiàng)性能測(cè)試合格的所述待測(cè)芯片，并對(duì)接收的所述待測(cè)芯片的第二項(xiàng)性能進(jìn)行測(cè)試，其中，所述第二測(cè)試區(qū)域包括至少一條第二測(cè)試軌道和對(duì)應(yīng)的至少一個(gè)第二測(cè)試設(shè)備，且每條所述第二測(cè)試軌道分別對(duì)應(yīng)一個(gè)相應(yīng)的第二測(cè)試設(shè)備；

其中，當(dāng)所述待測(cè)芯片在所述第一測(cè)試區(qū)域進(jìn)行的第一項(xiàng)性能測(cè)試的測(cè)試時(shí)間大于所述待測(cè)芯片在所述第二測(cè)試區(qū)域進(jìn)行的第二項(xiàng)性能測(cè)試的測(cè)試時(shí)間時(shí)，所述第一測(cè)試區(qū)域內(nèi)的所述第一測(cè)試軌道和對(duì)應(yīng)的所述第一測(cè)試設(shè)備的數(shù)量分別大于所述第二測(cè)試區(qū)域內(nèi)的所述第二測(cè)試軌道和所述第二測(cè)試設(shè)備的數(shù)量；而當(dāng)所述測(cè)試芯片在所述第一測(cè)試區(qū)域進(jìn)行的第一項(xiàng)性能測(cè)試的測(cè)試時(shí)間小于所述待測(cè)芯片在所述第二測(cè)試區(qū)域進(jìn)行的第二項(xiàng)性能測(cè)試的測(cè)試時(shí)間時(shí)，所述第一測(cè)試區(qū)域內(nèi)的所述第一測(cè)試軌道和所述第一測(cè)試設(shè)備的數(shù)量分別小于所述第二測(cè)試區(qū)域內(nèi)的所述第二測(cè)試軌道和所述第二測(cè)試設(shè)備的數(shù)量。

其中，所述芯片測(cè)試裝置進(jìn)一步包括：分選區(qū)域，設(shè)置在所述第一測(cè)試區(qū)域與所述第二測(cè)試區(qū)域之間，其中，當(dāng)所述待測(cè)芯片經(jīng)過(guò)所述第一測(cè)試區(qū)域的第一項(xiàng)性能的測(cè)試合格時(shí)，所述待測(cè)芯片傳送至所述分選區(qū)域，并等待進(jìn)入所述第二測(cè)試區(qū)域以進(jìn)行第二項(xiàng)性能的測(cè)試。

其中，所述分選區(qū)域包括一分選盤，當(dāng)所述待測(cè)芯片傳送至所述分選區(qū)域后，所述分選盤以振動(dòng)的方式將所述待測(cè)芯片傳送到所述第二測(cè)試區(qū)域以進(jìn)行第二項(xiàng)性能測(cè)試。

其中，所述芯片測(cè)試裝置進(jìn)一步包括：若干導(dǎo)軌開(kāi)關(guān)和導(dǎo)軌，每個(gè)所述導(dǎo)軌開(kāi)關(guān)對(duì)應(yīng)一條所述導(dǎo)軌；

所述導(dǎo)軌開(kāi)關(guān)連接所述第一測(cè)試區(qū)域和對(duì)應(yīng)的所述導(dǎo)軌一端，當(dāng)所述待測(cè)芯片經(jīng)過(guò)所述第一測(cè)試區(qū)域的測(cè)試合格后，所述導(dǎo)軌開(kāi)關(guān)連通所述第一測(cè)試區(qū)域和所述對(duì)應(yīng)的所述導(dǎo)軌，所述待測(cè)芯片傳送到所述對(duì)應(yīng)的所述導(dǎo)軌上；

所述對(duì)應(yīng)的所述導(dǎo)軌另一端連接所述第二測(cè)試區(qū)域，以使所述待測(cè)芯片通過(guò)所述對(duì)應(yīng)的所述導(dǎo)軌傳送到所述第二測(cè)試區(qū)域。

為解決上述技術(shù)問(wèn)題，本發(fā)明采用的另一個(gè)技術(shù)方案是：提供一種芯片測(cè)試裝置，包括：

多個(gè)測(cè)試區(qū)域，所述多個(gè)測(cè)試區(qū)域依次連接以對(duì)待測(cè)芯片的不同性能分別進(jìn)行測(cè)試，其中，每個(gè)所述測(cè)試區(qū)域分別包括至少一條測(cè)試軌道和至少一個(gè)測(cè)試設(shè)備，且每個(gè)所述測(cè)試區(qū)域內(nèi)的每條所述測(cè)試軌道分別對(duì)應(yīng)一個(gè)相應(yīng)的所述測(cè)試設(shè)備；

其中，當(dāng)所述待測(cè)芯片在任一個(gè)所述測(cè)試區(qū)域內(nèi)進(jìn)行的性能測(cè)試時(shí)間大于所述待測(cè)芯片在其相鄰的另一所述測(cè)試區(qū)域內(nèi)的性能測(cè)試時(shí)間時(shí)，則所述測(cè)試區(qū)域內(nèi)的所述測(cè)試軌道和所述測(cè)試設(shè)備的數(shù)量分別大于與其相鄰的另一所述測(cè)試區(qū)域內(nèi)的所述測(cè)試軌道和所述測(cè)試設(shè)備的數(shù)量；而當(dāng)所述待測(cè)芯片在任一個(gè)所述測(cè)試區(qū)域內(nèi)進(jìn)行的性能測(cè)試時(shí)間小于所述待測(cè)芯片在其相鄰的另一所述測(cè)試區(qū)域內(nèi)的性能測(cè)試時(shí)間時(shí)，則所述測(cè)試區(qū)域內(nèi)的所述測(cè)試軌道和所述測(cè)試設(shè)備的數(shù)量分別小于與其相鄰的另一所述測(cè)試區(qū)域內(nèi)的所述測(cè)試軌道和所述測(cè)試設(shè)備的數(shù)量。

其中，所述的芯片測(cè)試裝置進(jìn)一步包括：多個(gè)分選區(qū)域，其中，每?jī)蓚€(gè)相鄰的測(cè)試區(qū)域之間設(shè)置一個(gè)所述分選區(qū)域，當(dāng)所述待測(cè)芯片經(jīng)過(guò)上一個(gè)所述測(cè)試區(qū)域的測(cè)試合格后，所述待測(cè)芯片傳送至所述分選區(qū)域，并進(jìn)入下一個(gè)所述測(cè)試區(qū)域以進(jìn)行相應(yīng)的性能測(cè)試。

其中，每個(gè)所述分選區(qū)域包括一分選盤，當(dāng)所述待測(cè)芯片傳送至所述分選區(qū)域后，所述分選盤以振動(dòng)的方式將所述待測(cè)芯片傳送到所述下一個(gè)所述測(cè)試區(qū)域以進(jìn)行相應(yīng)的性能測(cè)試。

其中，每個(gè)所述測(cè)試區(qū)域之間進(jìn)一步包括：若干導(dǎo)軌和導(dǎo)軌開(kāi)關(guān)，每個(gè)所述導(dǎo)軌開(kāi)關(guān)對(duì)應(yīng)一條所述導(dǎo)軌；

每個(gè)所述導(dǎo)軌開(kāi)關(guān)連接上一個(gè)所述測(cè)試區(qū)域和對(duì)應(yīng)的所述導(dǎo)軌一端，當(dāng)所述待測(cè)芯片經(jīng)過(guò)上一個(gè)所述測(cè)試區(qū)域的測(cè)試合格后，所述導(dǎo)軌開(kāi)關(guān)連通上一個(gè)所述測(cè)試區(qū)域和所述對(duì)應(yīng)的所述導(dǎo)軌，所述待測(cè)芯片傳送到所述對(duì)應(yīng)的所述導(dǎo)軌上；

所述對(duì)應(yīng)的所述導(dǎo)軌另一端連接下一個(gè)所述測(cè)試區(qū)域，以使所述待測(cè)芯片通過(guò)所述對(duì)應(yīng)的所述導(dǎo)軌傳送到下一個(gè)所述測(cè)試區(qū)域。

為解決上述技術(shù)問(wèn)題，本發(fā)明采用的又一個(gè)技術(shù)方案是：提供一種芯片測(cè)試方法，包括：

將待測(cè)芯片傳送到第一測(cè)試區(qū)域，以測(cè)試所述待測(cè)芯片的第一項(xiàng)性能，其中，所述第一測(cè)試區(qū)域包括至少一條第一測(cè)試軌道和對(duì)應(yīng)的至少一個(gè)第一測(cè)試設(shè)備；

將第一項(xiàng)性能測(cè)試合格的所述待測(cè)芯片傳送至第二測(cè)試區(qū)域，以測(cè)試所述待測(cè)芯片的第二項(xiàng)性能，其中，所述第二測(cè)試區(qū)域包括至少一條第二測(cè)試軌道和至少一個(gè)第二測(cè)試設(shè)備；

其中，當(dāng)所述待測(cè)芯片在所述第一測(cè)試區(qū)域進(jìn)行的測(cè)試時(shí)間大于所述待測(cè)芯片在所述第二測(cè)試區(qū)域進(jìn)行的測(cè)試時(shí)間時(shí)，所述第一測(cè)試區(qū)域內(nèi)的所述第一測(cè)試軌道和對(duì)應(yīng)的所述第一測(cè)試設(shè)備的數(shù)量分別大于所述第二測(cè)試區(qū)域內(nèi)的所述第二測(cè)試軌道和所述第二測(cè)試設(shè)備的數(shù)量；而當(dāng)所述測(cè)試芯片在所述第一測(cè)試區(qū)域進(jìn)行的測(cè)試時(shí)間小于所述待測(cè)芯片在所述第二測(cè)試區(qū)域進(jìn)行的測(cè)試時(shí)間時(shí)，所述第一測(cè)試區(qū)域內(nèi)的所述第一測(cè)試軌道和所述第一測(cè)試設(shè)備的數(shù)量分別小于所述第二測(cè)試區(qū)域內(nèi)的所述第二測(cè)試軌道和所述第二測(cè)試設(shè)備的數(shù)量。

其中，所述將第一項(xiàng)性能測(cè)試合格的所述待測(cè)芯片傳送至第二測(cè)試區(qū)域之前，進(jìn)一步包括：

將第一項(xiàng)性能測(cè)試合格的所述待測(cè)芯片傳送至分選區(qū)域，并等待傳送至所述第二測(cè)試區(qū)域以進(jìn)行第二項(xiàng)性能的測(cè)試。

其中，所述將第一項(xiàng)性能測(cè)試合格的所述待測(cè)芯片傳送至第二測(cè)試區(qū)域進(jìn)一步包括：

打開(kāi)導(dǎo)軌開(kāi)關(guān)，將第一項(xiàng)性能測(cè)試合格的所述待測(cè)芯片從所述第一測(cè)試區(qū)域傳送至對(duì)應(yīng)的導(dǎo)軌；

將所述待測(cè)芯片通過(guò)所述對(duì)應(yīng)的導(dǎo)軌傳送至所述第二測(cè)試區(qū)域以進(jìn)行第二項(xiàng)性能的測(cè)試。

為解決上述技術(shù)問(wèn)題，本發(fā)明采用的再一個(gè)技術(shù)方案是：提供一種芯片測(cè)試方法，包括：

將待測(cè)芯片依次傳送至多個(gè)測(cè)試區(qū)域，以在所述多個(gè)測(cè)試區(qū)域內(nèi)分別測(cè)試所述待測(cè)芯片的不同性能，其中，每個(gè)所述測(cè)試區(qū)域分別包括至少一條測(cè)試軌道和至少一個(gè)測(cè)試設(shè)備，且每個(gè)所述測(cè)試區(qū)域內(nèi)的每條所述測(cè)試軌道分別對(duì)應(yīng)一個(gè)相應(yīng)的所述測(cè)試設(shè)備；

其中，當(dāng)所述待測(cè)芯片在任一個(gè)所述測(cè)式區(qū)域內(nèi)進(jìn)行的性能測(cè)試時(shí)間大于所述待測(cè)芯片在其相鄰的另一所述測(cè)試區(qū)域內(nèi)的性能測(cè)試時(shí)間時(shí)，則所述測(cè)試區(qū)域內(nèi)的所述測(cè)試軌道和所述測(cè)試設(shè)備的數(shù)量分別大于與其相鄰的另一所述測(cè)試區(qū)域內(nèi)的所述測(cè)試軌道和所述測(cè)試設(shè)備的數(shù)量；而當(dāng)所述待測(cè)芯片在任一個(gè)所述測(cè)試區(qū)域內(nèi)進(jìn)行的性能測(cè)試時(shí)間小于所述待測(cè)芯片在其相鄰的另一所述測(cè)試區(qū)域內(nèi)的性能測(cè)試時(shí)間時(shí)，則所述測(cè)試區(qū)域內(nèi)的所述測(cè)試軌道和所述測(cè)試設(shè)備的數(shù)量分別小于與其相鄰的另一所述測(cè)試區(qū)域內(nèi)的所述測(cè)試軌道和所述測(cè)試設(shè)備的數(shù)量。

其中，所述將待測(cè)芯片依次傳送至多個(gè)測(cè)試區(qū)域之后，進(jìn)一步包括：

將上一個(gè)所述測(cè)試區(qū)域測(cè)試合格的所述待測(cè)芯片傳送至所述分選區(qū)域；

將所述分選區(qū)域中的所述待測(cè)芯片傳送至下一個(gè)所述測(cè)試區(qū)域以進(jìn)行相應(yīng)的性能測(cè)試。

其中，所述將待測(cè)芯片依次傳送至多個(gè)測(cè)試區(qū)域之后，進(jìn)一步包括：

打開(kāi)導(dǎo)軌開(kāi)關(guān)，將上一個(gè)所述測(cè)試區(qū)域測(cè)試合格的所述待測(cè)芯片從上一個(gè)所述測(cè)試區(qū)域傳送至對(duì)應(yīng)的導(dǎo)軌；

將所述待測(cè)芯片通過(guò)所述對(duì)應(yīng)的導(dǎo)軌傳送至下一個(gè)所述測(cè)試區(qū)域以進(jìn)行相應(yīng)的性能測(cè)試。

本發(fā)明的有益效果是：區(qū)別于現(xiàn)有技術(shù)的情況，本發(fā)明使芯片性能測(cè)試用時(shí)較長(zhǎng)的測(cè)試區(qū)域中的測(cè)試軌道和測(cè)試設(shè)備數(shù)量大于芯片性能測(cè)試用時(shí)較短的測(cè)試區(qū)域，從而使得用時(shí)較長(zhǎng)的測(cè)試區(qū)域可以通過(guò)更多的測(cè)試軌道同時(shí)對(duì)多個(gè)芯片進(jìn)行測(cè)試，測(cè)試完成的芯片同時(shí)或依次進(jìn)入相鄰的用時(shí)較短的測(cè)試區(qū)域進(jìn)行測(cè)試，從而使用時(shí)較短的測(cè)試區(qū)域在同等時(shí)間內(nèi)也可以通過(guò)較少的測(cè)試軌道對(duì)多個(gè)芯片進(jìn)行測(cè)試。通過(guò)上述方式，本發(fā)明使芯片測(cè)試過(guò)程中用時(shí)較短的測(cè)試區(qū)域等待時(shí)間縮短，從而提高測(cè)試效率。

附圖說(shuō)明

圖1是本發(fā)明芯片測(cè)試裝置第一個(gè)實(shí)施方式的結(jié)構(gòu)示意圖；

圖2是本發(fā)明芯片測(cè)試裝置第二個(gè)實(shí)施方式的結(jié)構(gòu)示意圖；

圖3是本發(fā)明芯片測(cè)試裝置第三個(gè)實(shí)施方式的結(jié)構(gòu)示意圖；

圖4是本發(fā)明芯片測(cè)試裝置第四個(gè)實(shí)施方式的結(jié)構(gòu)示意圖；

圖5是本發(fā)明芯片測(cè)試方法第一個(gè)實(shí)施方式的流程圖；

圖6是本發(fā)明芯片測(cè)試方法第二個(gè)實(shí)施方式的流程圖；

圖7是本發(fā)明芯片測(cè)試方法第三個(gè)實(shí)施方式的流程圖；

圖8是本發(fā)明芯片測(cè)試方法第四個(gè)實(shí)施方式的流程圖；

圖9是本發(fā)明芯片測(cè)試方法第五個(gè)實(shí)施方式的流程圖；

圖10是本發(fā)明芯片測(cè)試方法第六個(gè)實(shí)施方式的流程圖；。

具體實(shí)施方式

下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅是本發(fā)明的一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

待測(cè)芯片測(cè)試過(guò)程中，可以將待測(cè)芯片各項(xiàng)性能分開(kāi)測(cè)試，此時(shí)應(yīng)該對(duì)待測(cè)芯片依序進(jìn)行測(cè)試，待測(cè)芯片首先進(jìn)行第一項(xiàng)性能測(cè)試，則只有當(dāng)?shù)谝豁?xiàng)性能測(cè)試完成后，才能進(jìn)行第二項(xiàng)性能測(cè)試，即只有當(dāng)上一項(xiàng)性能測(cè)試完成后，才能進(jìn)行下一項(xiàng)性能測(cè)試，也就是說(shuō)，待測(cè)芯片的測(cè)試次序是不能隨意改變的，因此，若上一項(xiàng)性能測(cè)試的測(cè)試時(shí)間大于下一項(xiàng)性能測(cè)試的測(cè)試時(shí)間時(shí)，將導(dǎo)致下一項(xiàng)性能測(cè)試工序需要等待一段時(shí)間，從而降低效率。因此，相鄰的兩個(gè)性能測(cè)試工序中，可以使耗時(shí)較長(zhǎng)的性能測(cè)試工序同時(shí)測(cè)試多個(gè)待測(cè)芯片，此時(shí)多個(gè)芯片同時(shí)或者依次進(jìn)入相鄰的耗時(shí)較短的性能測(cè)試工序，使其在同等的時(shí)間內(nèi)也能完成多個(gè)待測(cè)芯片的性能測(cè)試，從而縮短耗時(shí)較短的性能測(cè)試工序的等待時(shí)間，有效提高芯片測(cè)試的效率。

請(qǐng)參閱圖1，圖1是本發(fā)明芯片測(cè)試裝置第一個(gè)實(shí)施方式的結(jié)構(gòu)示意圖。

如圖1所示，本發(fā)明芯片測(cè)試裝置10包括：第一測(cè)試區(qū)域101、第二測(cè)試區(qū)域102和分選區(qū)域103。其中，分選區(qū)域103一端與第一測(cè)試區(qū)域101連接，另一端與第二測(cè)試區(qū)域102連接。

第一測(cè)試區(qū)域101用于對(duì)待測(cè)芯片的第一項(xiàng)性能進(jìn)行測(cè)試；其中，第一測(cè)試區(qū)域101包括至少一條第一測(cè)試軌道1011和對(duì)應(yīng)的至少一個(gè)第一測(cè)試設(shè)備1012，每條第一測(cè)試軌道1011分別對(duì)應(yīng)一個(gè)相應(yīng)的第一測(cè)試設(shè)備1012；

具體地，第一測(cè)試軌道1011用于放置待測(cè)芯片，并可將待測(cè)芯片傳送到第一測(cè)試設(shè)備1012下方以進(jìn)行第一項(xiàng)性能測(cè)試，還可將測(cè)試后的待測(cè)芯片傳送到分選區(qū)域103或者廢棄區(qū)(圖中未畫出)；當(dāng)待測(cè)芯片第一項(xiàng)性能測(cè)試合格后，待測(cè)芯片將被傳送到分選區(qū)域103，而當(dāng)待測(cè)芯片第一項(xiàng)性能測(cè)試不合格后，待測(cè)芯片會(huì)被傳送到廢棄區(qū)。由此可知，芯片測(cè)試裝置10只將第一項(xiàng)性能測(cè)試合格的芯片傳送到后續(xù)區(qū)域以進(jìn)行第二項(xiàng)性能測(cè)試，而第一項(xiàng)性能測(cè)試不合格的芯片則直接傳送到廢棄區(qū)，不進(jìn)行第二項(xiàng)性能測(cè)試，從而進(jìn)一步縮短芯片測(cè)試時(shí)間，提高芯片測(cè)試效率。

分選區(qū)域103用于接收經(jīng)過(guò)第一測(cè)試區(qū)域101的第一項(xiàng)性能的測(cè)試合格的待測(cè)芯片，并將待測(cè)芯片傳送至第二測(cè)試區(qū)域102以進(jìn)行第二項(xiàng)性能的測(cè)試。

其中，分選區(qū)域103包括一分選盤，當(dāng)待測(cè)芯片經(jīng)過(guò)第一測(cè)試區(qū)域101測(cè)試合格后，待測(cè)芯片會(huì)被傳送至分選區(qū)域103中，而分選區(qū)域103中的分選盤將以振動(dòng)的方式將待測(cè)芯片傳送到第二測(cè)試區(qū)域102以進(jìn)行第二項(xiàng)性能測(cè)試；其中，分選盤可以根據(jù)第二測(cè)試區(qū)域102內(nèi)的第二測(cè)試軌道1021數(shù)量設(shè)置對(duì)應(yīng)的傳送出口，并通過(guò)不同的振動(dòng)頻率將待測(cè)芯片振動(dòng)到不同傳送出口并傳送到對(duì)應(yīng)的第二測(cè)試軌道1021。

第二測(cè)試區(qū)域102與分選區(qū)域103相連，以接收經(jīng)過(guò)第一測(cè)試區(qū)域101的第一項(xiàng)性能測(cè)試合格的待測(cè)芯片，并對(duì)接收的待測(cè)芯片的第二項(xiàng)性能進(jìn)行測(cè)試；

其中，第二測(cè)試區(qū)域102包括至少一條第二測(cè)試軌道1021和對(duì)應(yīng)的至少一個(gè)第二測(cè)試設(shè)備1022，且每條第二測(cè)試軌道1021分別對(duì)應(yīng)一個(gè)相應(yīng)的第二測(cè)試設(shè)備1022；

具體地，第二測(cè)試軌道1021用于放置從第一測(cè)試區(qū)域101傳送過(guò)來(lái)的待測(cè)芯片，并可將待測(cè)芯片傳送到第二測(cè)試設(shè)備1022下方以進(jìn)行第二項(xiàng)性能測(cè)試，還可將測(cè)試后的待測(cè)芯片傳送到合格區(qū)(圖中未畫出)或者廢棄區(qū)(圖中未畫出)；當(dāng)待測(cè)芯片第二項(xiàng)性能測(cè)試合格后，待測(cè)芯片將被傳送到合格區(qū)，而當(dāng)待測(cè)芯片第二項(xiàng)性能測(cè)試不合格后，待測(cè)芯片會(huì)被傳送到廢棄區(qū)。

其中，在本實(shí)施例中，由于待測(cè)芯片在第一測(cè)試區(qū)域101進(jìn)行的第一項(xiàng)性能測(cè)試的測(cè)試時(shí)間大于待測(cè)芯片在第二測(cè)試區(qū)域102進(jìn)行的第二項(xiàng)性能測(cè)試的測(cè)試時(shí)間時(shí)，因此，第一測(cè)試區(qū)域101內(nèi)的第一測(cè)試軌道1011和對(duì)應(yīng)的第一測(cè)試設(shè)備1012的數(shù)量分別大于第二測(cè)試區(qū)域102內(nèi)的第二測(cè)試軌道1021和第二測(cè)試設(shè)備1022的數(shù)量。

例如，待測(cè)芯片在第一測(cè)試區(qū)域101進(jìn)行的第一項(xiàng)性能測(cè)試的測(cè)試時(shí)間為5分鐘，而在第二測(cè)試區(qū)域102進(jìn)行的第二項(xiàng)性能測(cè)試的測(cè)試時(shí)間為1分鐘，則第一測(cè)試區(qū)域101內(nèi)的第一測(cè)試軌道1011和對(duì)應(yīng)的第一測(cè)試設(shè)備1012的數(shù)量分別為5，而第二測(cè)試區(qū)域102內(nèi)的第二測(cè)試軌道1021和第二測(cè)試設(shè)備1022的數(shù)量則分別為1。

在本實(shí)施方式中，第一測(cè)試區(qū)域101內(nèi)的第一測(cè)試軌道1011和對(duì)應(yīng)的第一測(cè)試設(shè)備1012的數(shù)量分別大于第二測(cè)試區(qū)域102內(nèi)的第二測(cè)試軌道1021和對(duì)應(yīng)的第二測(cè)試設(shè)備1022的數(shù)量。而在其他實(shí)施方式中，本領(lǐng)域技術(shù)人員可以理解的是，當(dāng)?shù)谝粶y(cè)試區(qū)域101進(jìn)行的第一項(xiàng)性能測(cè)試的測(cè)試時(shí)間小于第二測(cè)試區(qū)域102進(jìn)行的第二項(xiàng)第一項(xiàng)性能測(cè)試的測(cè)試時(shí)間時(shí)，第一測(cè)試區(qū)域101內(nèi)的第一測(cè)試軌道1011和對(duì)應(yīng)的第一測(cè)試設(shè)備1012的數(shù)量則分別小于第二測(cè)試區(qū)域102內(nèi)的第二測(cè)試軌道1021和對(duì)應(yīng)的第二測(cè)試設(shè)備1022的數(shù)量。

在上述實(shí)施方式中，芯片測(cè)試裝置根據(jù)待測(cè)芯片測(cè)試性能所需的測(cè)試時(shí)間長(zhǎng)短，在耗時(shí)較長(zhǎng)的測(cè)試區(qū)域中設(shè)置較多的測(cè)試軌道和對(duì)應(yīng)的測(cè)試設(shè)備，而在耗時(shí)較短的測(cè)試區(qū)域中設(shè)置較少的測(cè)試軌道和對(duì)應(yīng)的測(cè)試設(shè)備，使得耗時(shí)較長(zhǎng)的測(cè)試區(qū)域可以同時(shí)測(cè)試較多的待測(cè)芯片，耗時(shí)較短的測(cè)試區(qū)域由于測(cè)試周期較短，在同等時(shí)間內(nèi)也可以測(cè)試較多的待測(cè)芯片，從而大大縮短了耗時(shí)間較短的測(cè)試區(qū)域的等待時(shí)間，提高了測(cè)試效率。

另外，在上述實(shí)施方式中，在第一測(cè)試區(qū)域與第二測(cè)試區(qū)域之間設(shè)置一個(gè)分選區(qū)域，而在其他實(shí)施方式中，第一測(cè)試區(qū)域與第二測(cè)試區(qū)域之間可以設(shè)置若干導(dǎo)軌開(kāi)關(guān)和導(dǎo)軌，待測(cè)芯片經(jīng)過(guò)第一測(cè)試區(qū)域測(cè)試后可以通過(guò)導(dǎo)軌傳送到第二測(cè)試區(qū)域。

具體地，請(qǐng)參閱圖2，圖2是本發(fā)明芯片測(cè)試裝置第二個(gè)實(shí)施方式的結(jié)構(gòu)示意圖。圖2與圖1的結(jié)構(gòu)類似，在此不再贅述，不同之處在于圖2所示的芯片測(cè)試裝置20在第一測(cè)試區(qū)域201和第二測(cè)試區(qū)域202中間設(shè)置了若干導(dǎo)軌開(kāi)關(guān)203和導(dǎo)軌204，每個(gè)導(dǎo)軌開(kāi)關(guān)203對(duì)應(yīng)一條導(dǎo)軌204。

其中，導(dǎo)軌開(kāi)關(guān)203連接第一測(cè)試區(qū)域201和對(duì)應(yīng)的導(dǎo)軌204一端，當(dāng)待測(cè)芯片經(jīng)過(guò)第一測(cè)試區(qū)域201測(cè)試合格后，導(dǎo)軌開(kāi)關(guān)203連通第一測(cè)試區(qū)域201和對(duì)應(yīng)的導(dǎo)軌204，待測(cè)芯片被傳送到對(duì)應(yīng)的導(dǎo)軌204上；對(duì)應(yīng)的導(dǎo)軌204另一端連接第二測(cè)試區(qū)域202，以使對(duì)應(yīng)的導(dǎo)軌204上的待測(cè)芯片通過(guò)對(duì)應(yīng)的導(dǎo)軌204傳送到第二測(cè)試區(qū)域202。

其中，導(dǎo)軌開(kāi)關(guān)203可以根據(jù)第一測(cè)試區(qū)域201的測(cè)試時(shí)間設(shè)置一個(gè)連通/切斷時(shí)間，定時(shí)連通/切斷，以使待測(cè)芯片經(jīng)過(guò)第一測(cè)試區(qū)域201測(cè)試合格后才被傳送到對(duì)應(yīng)的導(dǎo)軌204上。

在上述實(shí)施方式中，芯片測(cè)試裝置只包括第一測(cè)試區(qū)域和第二測(cè)試區(qū)域兩個(gè)測(cè)試區(qū)域，只能測(cè)試待測(cè)芯片的兩項(xiàng)性能，而在其他實(shí)施方式中，本領(lǐng)域技術(shù)人員可以理解的是，芯片測(cè)試裝置也可以包括多個(gè)測(cè)試區(qū)域，可以依序測(cè)試待測(cè)芯片的多個(gè)不同性能，甚至能夠測(cè)試待測(cè)芯片的所有性能。

請(qǐng)參閱圖3，圖3是本發(fā)明芯片測(cè)試裝置第三實(shí)施方式的結(jié)構(gòu)示意圖。如圖3所示，本發(fā)明芯片測(cè)試裝置30包括：多個(gè)測(cè)試區(qū)域301和多個(gè)分選區(qū)域302。每?jī)蓚€(gè)相鄰的測(cè)試區(qū)域301中間設(shè)置了一個(gè)分選區(qū)域302，分選區(qū)域302一端與上一個(gè)測(cè)試區(qū)域301a連接，另一端與下一個(gè)測(cè)試區(qū)域301b連接。

其中，多個(gè)測(cè)試區(qū)域301用于依序?qū)Υ郎y(cè)芯片的不同性能分別進(jìn)行測(cè)試，每個(gè)測(cè)試區(qū)域301分別包括至少一條測(cè)試軌道3011和至少一個(gè)測(cè)試設(shè)備3012，且每個(gè)測(cè)試區(qū)域301內(nèi)的每條測(cè)試軌道3011分別對(duì)應(yīng)一個(gè)相應(yīng)的測(cè)試設(shè)備3012；

具體地，每條測(cè)試軌道3011用于放置待測(cè)芯片，并可將待測(cè)芯片傳送到每個(gè)測(cè)試設(shè)備3012下方以進(jìn)行性能測(cè)試，還可將測(cè)試后的待測(cè)芯片傳送到分選區(qū)域302或者廢棄區(qū)/合格區(qū)(圖中未畫出)；當(dāng)待測(cè)芯片性能測(cè)試合格后，待測(cè)芯片將被傳送到分選區(qū)域302，而當(dāng)待測(cè)芯片性能測(cè)試不合格后，待測(cè)芯片會(huì)被傳送到廢棄區(qū)，而當(dāng)待測(cè)芯片經(jīng)過(guò)全部測(cè)試區(qū)域301且全部測(cè)試合格后，待測(cè)芯片會(huì)被傳送到合格區(qū)。由此可知，芯片測(cè)試裝置30只將上一測(cè)試區(qū)域測(cè)試合格的芯片傳送到后續(xù)區(qū)域以進(jìn)行后續(xù)性能測(cè)試，而上一測(cè)試區(qū)域測(cè)試不合格的芯片則直接傳送到廢棄區(qū)，不進(jìn)行后續(xù)性能測(cè)試，從而進(jìn)一步縮短芯片測(cè)試時(shí)間，提高芯片測(cè)試效率。

其中，當(dāng)待測(cè)芯片經(jīng)過(guò)上一個(gè)測(cè)試區(qū)域301a的測(cè)試合格后，待測(cè)芯片傳送至分選區(qū)域302，并等待進(jìn)入下一個(gè)測(cè)試區(qū)域301b以進(jìn)行相應(yīng)的性能測(cè)試。

具體地，每個(gè)分選區(qū)域302包括一分選盤，當(dāng)待測(cè)芯片經(jīng)過(guò)上一個(gè)測(cè)試區(qū)域301a測(cè)試合格后，待測(cè)芯片會(huì)被傳送至分選區(qū)域302后，分選區(qū)域302中的分選盤將會(huì)以振動(dòng)的方式將待測(cè)芯片傳送到下一個(gè)測(cè)試區(qū)域301b以進(jìn)行相應(yīng)的性能測(cè)試；其中，分選盤可以根據(jù)下一個(gè)測(cè)試區(qū)域301b內(nèi)的測(cè)試軌道3011b數(shù)量設(shè)置對(duì)應(yīng)的傳送出口，并通過(guò)不同的振動(dòng)頻率將待測(cè)芯片振動(dòng)到不同傳送出口并傳送到對(duì)應(yīng)的測(cè)試軌道3011b。

其中，當(dāng)待測(cè)芯片在任一個(gè)測(cè)試區(qū)域301內(nèi)進(jìn)行的性能測(cè)試時(shí)間大于待測(cè)芯片在其相鄰的另一測(cè)試區(qū)域301內(nèi)的性能測(cè)試時(shí)間時(shí)，則測(cè)試區(qū)域301內(nèi)的測(cè)試軌道3011和測(cè)試設(shè)備3012的數(shù)量分別大于與其相鄰的另一測(cè)試區(qū)域301內(nèi)的測(cè)試軌道3011和測(cè)試設(shè)備3012的數(shù)量；而當(dāng)待測(cè)芯片在任一個(gè)測(cè)試區(qū)域301內(nèi)進(jìn)行的性能測(cè)試時(shí)間小于待測(cè)芯片在其相鄰的另一測(cè)試區(qū)域301內(nèi)的性能測(cè)試時(shí)間時(shí)，則測(cè)試區(qū)域301內(nèi)的測(cè)試軌道3011和測(cè)試設(shè)備3012的數(shù)量分別小于與其相鄰的另一測(cè)試區(qū)域301內(nèi)的測(cè)試軌道3011和測(cè)試設(shè)備3012的數(shù)量。

例如，待測(cè)芯片在一個(gè)測(cè)試區(qū)域301進(jìn)行的一項(xiàng)性能測(cè)試的測(cè)試時(shí)間為2分鐘，而在其相鄰的另一測(cè)試區(qū)域301進(jìn)行的另一項(xiàng)性能測(cè)試的測(cè)試時(shí)間為6分鐘，則前一個(gè)測(cè)試區(qū)域301內(nèi)的測(cè)試軌道3011和對(duì)應(yīng)的測(cè)試設(shè)備3012的數(shù)量分別為2，而其相鄰的另一測(cè)試區(qū)域301內(nèi)的測(cè)試軌道3011和測(cè)試設(shè)備3012的數(shù)量則分別為6。

在本實(shí)施例中，如圖3所示，由于測(cè)試區(qū)域301a內(nèi)進(jìn)行性能測(cè)試的時(shí)間小于測(cè)試區(qū)域301b內(nèi)進(jìn)行性能測(cè)試的時(shí)間，因此，測(cè)試區(qū)域301a內(nèi)的測(cè)試軌道3011和對(duì)應(yīng)的測(cè)試設(shè)備3012的數(shù)量要少于測(cè)試區(qū)域301b內(nèi)的測(cè)試軌道和對(duì)應(yīng)的測(cè)試設(shè)備的數(shù)量。而在其他實(shí)施方式中，本領(lǐng)域技術(shù)人員可以理解的是，當(dāng)測(cè)試區(qū)域301a內(nèi)進(jìn)行的性能測(cè)試的測(cè)試時(shí)間大于測(cè)試區(qū)域301b內(nèi)進(jìn)行的性能測(cè)試的測(cè)試時(shí)間時(shí)，測(cè)試區(qū)域301a內(nèi)的測(cè)試軌道3011a和對(duì)應(yīng)的測(cè)試設(shè)備3012a的數(shù)量則分別大于測(cè)試區(qū)域301b內(nèi)的測(cè)試軌道3011b和對(duì)應(yīng)的測(cè)試設(shè)備3012b的數(shù)量。

在上述實(shí)施方式中，芯片測(cè)試裝置根據(jù)待測(cè)芯片測(cè)試性能所需的測(cè)試時(shí)間長(zhǎng)短，在耗時(shí)較長(zhǎng)的測(cè)試區(qū)域中設(shè)置較多的測(cè)試軌道和對(duì)應(yīng)的測(cè)試設(shè)備，而在耗時(shí)較短的測(cè)試區(qū)域中設(shè)置較少的測(cè)試軌道和對(duì)應(yīng)的測(cè)試設(shè)備，使得耗時(shí)較長(zhǎng)的測(cè)試區(qū)域可以同時(shí)測(cè)試較多的待測(cè)芯片，耗時(shí)較短的測(cè)試區(qū)域由于測(cè)試周期較短，在同等時(shí)間內(nèi)也可以測(cè)試較多的待測(cè)芯片，從而大大縮短了耗時(shí)較短的測(cè)試區(qū)域的等待時(shí)間，提高了測(cè)試效率；而且所述芯片測(cè)試裝置包括多個(gè)測(cè)試區(qū)域，可以依序?qū)Υ郎y(cè)芯片進(jìn)行不同的性能測(cè)試，甚至是進(jìn)行所有的性能測(cè)試，從而實(shí)現(xiàn)單臺(tái)設(shè)備完成芯片測(cè)試，且相對(duì)于現(xiàn)有的單臺(tái)測(cè)試設(shè)備，將不同性能分開(kāi)測(cè)試，不需要單獨(dú)制作測(cè)試的模具，從而降低了成本。

另外，在上述實(shí)施方式中，每?jī)蓚€(gè)相鄰的測(cè)試區(qū)域之間設(shè)置一個(gè)分選區(qū)域，而在其他實(shí)施方式中，每?jī)蓚€(gè)相鄰的測(cè)試區(qū)域之間可以設(shè)置若干導(dǎo)軌開(kāi)關(guān)和導(dǎo)軌，待測(cè)芯片經(jīng)過(guò)上一個(gè)測(cè)試區(qū)域測(cè)試后可以通過(guò)導(dǎo)軌傳送到下一個(gè)測(cè)試區(qū)域。

具體地，請(qǐng)參閱圖4，圖4是本發(fā)明芯片測(cè)試裝置第四個(gè)實(shí)施方式的結(jié)構(gòu)示意圖。圖4與圖3的結(jié)構(gòu)類似，在此不再贅述，不同之處在于圖4所示的芯片測(cè)試裝置40在每相鄰兩個(gè)測(cè)試區(qū)域401和402中間設(shè)置了若干導(dǎo)軌403和導(dǎo)軌開(kāi)關(guān)404，每個(gè)導(dǎo)軌開(kāi)關(guān)404對(duì)應(yīng)一條導(dǎo)軌403；每個(gè)導(dǎo)軌開(kāi)關(guān)404連接上一個(gè)測(cè)試區(qū)域401和對(duì)應(yīng)的導(dǎo)軌403一端，對(duì)應(yīng)的導(dǎo)軌403另一端連接下一個(gè)測(cè)試區(qū)域402，以使對(duì)應(yīng)的導(dǎo)軌403上的待測(cè)芯片通過(guò)對(duì)應(yīng)的導(dǎo)軌403傳送到下一個(gè)測(cè)試區(qū)域402。

當(dāng)待測(cè)芯片經(jīng)過(guò)上一個(gè)測(cè)試區(qū)域401的測(cè)試合格后，導(dǎo)軌開(kāi)關(guān)404連通上一個(gè)測(cè)試區(qū)域401和對(duì)應(yīng)的導(dǎo)軌403，待測(cè)芯片被傳送到對(duì)應(yīng)的導(dǎo)軌403上；其中，導(dǎo)軌開(kāi)關(guān)404可以根據(jù)上一個(gè)測(cè)試區(qū)域401的測(cè)試時(shí)間設(shè)置一個(gè)連通/切斷時(shí)間，定時(shí)連通/切斷，以使待測(cè)芯片經(jīng)過(guò)上一個(gè)測(cè)試區(qū)域401測(cè)試合格后才被傳送到對(duì)應(yīng)的導(dǎo)軌403上。

請(qǐng)參閱圖5，圖5是本發(fā)明芯片測(cè)試方法第一個(gè)實(shí)施方式的流程圖。如圖5所示，本發(fā)明芯片測(cè)試方法包括：

步驟S501：將待測(cè)芯片傳送到第一測(cè)試區(qū)域，以測(cè)試待測(cè)芯片的第一項(xiàng)性能；

其中，第一測(cè)試區(qū)域包括至少一條第一測(cè)試軌道和對(duì)應(yīng)的至少一個(gè)第一測(cè)試設(shè)備；

具體地，第一測(cè)試軌道用于放置待測(cè)芯片，并可將待測(cè)芯片傳送到第一測(cè)試設(shè)備下方以進(jìn)行第一項(xiàng)性能測(cè)試，還可將測(cè)試后的待測(cè)芯片傳送到第二測(cè)試區(qū)域或者廢棄區(qū)；第一測(cè)試設(shè)備用于對(duì)待測(cè)芯片進(jìn)行第一項(xiàng)測(cè)試。

其中，步驟S501進(jìn)一步包括：

步驟S5011：對(duì)待測(cè)芯片進(jìn)行第一項(xiàng)性能測(cè)試，以判斷待測(cè)芯片第一項(xiàng)性能是否合格；

步驟S5012：當(dāng)判斷結(jié)果為合格時(shí)，進(jìn)入步驟S502，否則，將待測(cè)芯片傳送到廢棄區(qū)。

具體地，在第一測(cè)試區(qū)域?qū)Υ郎y(cè)芯片進(jìn)行第一項(xiàng)性能測(cè)試，并根據(jù)測(cè)試結(jié)果對(duì)待測(cè)芯片進(jìn)行分類，當(dāng)測(cè)試結(jié)果為合格時(shí)，將待測(cè)芯片傳送到第二測(cè)試區(qū)域進(jìn)行第二項(xiàng)性能測(cè)試，而當(dāng)測(cè)試結(jié)果為不合格時(shí)，則將待測(cè)芯片傳送到廢棄區(qū)，不再進(jìn)行后續(xù)的測(cè)試，從而節(jié)省測(cè)試時(shí)間，進(jìn)一步提高測(cè)試效率。

步驟S502：將第一項(xiàng)性能測(cè)試合格的待測(cè)芯片傳送至第二測(cè)試區(qū)域，以測(cè)試待測(cè)芯片的第二項(xiàng)性能；

其中，所述第二測(cè)試區(qū)域包括至少一條第二測(cè)試軌道和至少一個(gè)第二測(cè)試設(shè)備；其中，第二測(cè)試軌道和第二測(cè)試設(shè)備的功能分別與第一測(cè)試軌道和第一測(cè)試設(shè)備的功能類似，不同之處在于第二測(cè)試軌道用于接收第一測(cè)試區(qū)域測(cè)試合格的待測(cè)芯片，第二測(cè)試設(shè)備用于測(cè)試待測(cè)芯片的第二項(xiàng)性能。

其中，當(dāng)待測(cè)芯片在第一測(cè)試區(qū)域進(jìn)行的測(cè)試時(shí)間大于待測(cè)芯片在第二測(cè)試區(qū)域進(jìn)行的測(cè)試時(shí)間時(shí)，第一測(cè)試區(qū)域內(nèi)的第一測(cè)試軌道和對(duì)應(yīng)的第一測(cè)試設(shè)備的數(shù)量分別大于第二測(cè)試區(qū)域內(nèi)的第二測(cè)試軌道和第二測(cè)試設(shè)備的數(shù)量；而當(dāng)測(cè)試芯片在第一測(cè)試區(qū)域進(jìn)行的測(cè)試時(shí)間小于待測(cè)芯片在第二測(cè)試區(qū)域進(jìn)行的測(cè)試時(shí)間時(shí)，第一測(cè)試區(qū)域內(nèi)的第一測(cè)試軌道和第一測(cè)試設(shè)備的數(shù)量分別小于第二測(cè)試區(qū)域內(nèi)的第二測(cè)試軌道和第二測(cè)試設(shè)備的數(shù)量。

例如，待測(cè)芯片在第一測(cè)試區(qū)域進(jìn)行的第一項(xiàng)性能測(cè)試的測(cè)試時(shí)間為1分鐘，而第二測(cè)試區(qū)域進(jìn)行的第二項(xiàng)性能測(cè)試的測(cè)試時(shí)間為3分鐘，則第一測(cè)試區(qū)域內(nèi)的測(cè)試軌道和對(duì)應(yīng)的測(cè)試設(shè)備的數(shù)量分別為2，而第二測(cè)試區(qū)域內(nèi)的測(cè)試軌道和測(cè)試設(shè)備的數(shù)量則分別為6。

在上述實(shí)施方式中，根據(jù)待測(cè)芯片測(cè)試性能所需的測(cè)試時(shí)間長(zhǎng)短，在耗時(shí)較長(zhǎng)的測(cè)試區(qū)域中設(shè)置較多的測(cè)試軌道和對(duì)應(yīng)的測(cè)試設(shè)備，而在耗時(shí)較短的測(cè)試區(qū)域中設(shè)置較少的測(cè)試軌道和對(duì)應(yīng)的測(cè)試設(shè)備，使得耗時(shí)較長(zhǎng)的測(cè)試區(qū)域可以同時(shí)測(cè)試較多的待測(cè)芯片，耗時(shí)較短的測(cè)試區(qū)域由于測(cè)試周期較短，在同等時(shí)間內(nèi)也可以測(cè)試較多的待測(cè)芯片，從而大大縮短了耗時(shí)較短的測(cè)試區(qū)域的等待時(shí)間，提高了測(cè)試效率。

請(qǐng)參閱圖6，圖6是本發(fā)明芯片測(cè)試方法第二個(gè)實(shí)施方式的流程圖，如圖6所示，本發(fā)明芯片測(cè)試方法第二個(gè)實(shí)施方式是在本發(fā)明芯片測(cè)試方法第一個(gè)實(shí)施方式的基礎(chǔ)上，進(jìn)一步包括：

步驟S601：將第一項(xiàng)性能測(cè)試合格的待測(cè)芯片傳送至分選區(qū)域，并等待傳送至第二測(cè)試區(qū)域以進(jìn)行第二項(xiàng)性能的測(cè)試；

其中，分選區(qū)域用于接收第一測(cè)試區(qū)域測(cè)試合格的待測(cè)芯片，并將待測(cè)芯片傳送到第二測(cè)試區(qū)域。

具體地，分選區(qū)域包括一分選盤，分選盤接收第一測(cè)試區(qū)域測(cè)試合格的待測(cè)芯片，并以振動(dòng)的方式將待測(cè)芯片傳送到第二測(cè)試區(qū)域以進(jìn)行第二項(xiàng)性能測(cè)試。

本步驟的執(zhí)行在步驟S501之后，本實(shí)施方式可以與上述第一實(shí)施方式相結(jié)合。

請(qǐng)參閱圖7，圖7是本發(fā)明芯片測(cè)試方法第三個(gè)實(shí)施方式的流程圖。如圖7所示，本發(fā)明芯片測(cè)試方法第三個(gè)實(shí)施方式是在本發(fā)明芯片測(cè)試方法第一個(gè)實(shí)施方式的基礎(chǔ)上，步驟S502具體包括：

步驟S5021：打開(kāi)導(dǎo)軌開(kāi)關(guān)，將第一項(xiàng)性能測(cè)試合格的待測(cè)芯片從第一測(cè)試區(qū)域傳送至對(duì)應(yīng)的導(dǎo)軌；

步驟S5022：將待測(cè)芯片通過(guò)對(duì)應(yīng)的導(dǎo)軌傳送至第二測(cè)試區(qū)域以進(jìn)行第二項(xiàng)性能的測(cè)試。

本實(shí)施方式可以與上述第一實(shí)施方式相結(jié)合。

請(qǐng)參閱圖8，圖8是本發(fā)明芯片測(cè)試方法第四個(gè)實(shí)施方式的流程圖。如圖8所示，本發(fā)明芯片測(cè)試方法包括：

步驟S801：將待測(cè)芯片依次傳送至多個(gè)測(cè)試區(qū)域，以在多個(gè)測(cè)試區(qū)域內(nèi)分別測(cè)試待測(cè)芯片的不同性能；

其中，每個(gè)測(cè)試區(qū)域分別包括至少一條測(cè)試軌道和至少一個(gè)測(cè)試設(shè)備，且每個(gè)測(cè)試區(qū)域內(nèi)的每條測(cè)試軌道分別對(duì)應(yīng)一個(gè)相應(yīng)的測(cè)試設(shè)備；

具體地，同一個(gè)測(cè)試區(qū)域內(nèi)的測(cè)試設(shè)備均相同，并用于測(cè)試同一項(xiàng)性能，而不同測(cè)試區(qū)域內(nèi)的測(cè)試設(shè)備均不同，并用于測(cè)試不同性能。

其中，步驟S801進(jìn)一步包括：

步驟S8011：在一個(gè)測(cè)試區(qū)域中對(duì)待測(cè)芯片進(jìn)行一項(xiàng)性能測(cè)試，以判斷待測(cè)芯片該項(xiàng)性能是否合格；

步驟S8012：當(dāng)判斷結(jié)果為合格時(shí)，將待測(cè)芯片傳送到下一個(gè)測(cè)試區(qū)域中進(jìn)行相應(yīng)的性能測(cè)試或者將待測(cè)芯片傳送到合格區(qū)，否則，將待測(cè)芯片傳送到廢棄區(qū)。

具體地，在一個(gè)測(cè)試區(qū)域?qū)Υ郎y(cè)芯片進(jìn)行一項(xiàng)性能測(cè)試，并根據(jù)測(cè)試結(jié)果對(duì)待測(cè)芯片進(jìn)行分類，當(dāng)測(cè)試結(jié)果為合格時(shí)，將待測(cè)芯片傳送到下一個(gè)測(cè)試區(qū)域進(jìn)行相應(yīng)的性能測(cè)試，或者當(dāng)該測(cè)試區(qū)域?yàn)樽詈笠粋€(gè)測(cè)試區(qū)域時(shí)，將待測(cè)芯片傳送到合格區(qū)；而當(dāng)測(cè)試結(jié)果為不合格時(shí)，則將待測(cè)芯片傳送到廢棄區(qū)，不再進(jìn)行后續(xù)的測(cè)試，從而節(jié)省測(cè)試時(shí)間，進(jìn)一步提高測(cè)試效率。

其中，當(dāng)待測(cè)芯片在任一個(gè)測(cè)式區(qū)域內(nèi)進(jìn)行的性能測(cè)試時(shí)間大于待測(cè)芯片在其相鄰的另一測(cè)試區(qū)域內(nèi)的性能測(cè)試時(shí)間時(shí)，則測(cè)試區(qū)域內(nèi)的測(cè)試軌道和測(cè)試設(shè)備的數(shù)量分別大于與其相鄰的另一測(cè)試區(qū)域內(nèi)的測(cè)試軌道和測(cè)試設(shè)備的數(shù)量；而當(dāng)待測(cè)芯片在任一個(gè)測(cè)試區(qū)域內(nèi)進(jìn)行的性能測(cè)試時(shí)間小于待測(cè)芯片在其相鄰的另一測(cè)試區(qū)域內(nèi)的性能測(cè)試時(shí)間時(shí)，則測(cè)試區(qū)域內(nèi)的測(cè)試軌道和測(cè)試設(shè)備的數(shù)量分別小于與其相鄰的另一測(cè)試區(qū)域內(nèi)的測(cè)試軌道和測(cè)試設(shè)備的數(shù)量。

在上述實(shí)施方式中，將待測(cè)芯片依序通過(guò)多個(gè)測(cè)試區(qū)域，對(duì)待測(cè)芯片進(jìn)行多個(gè)不同性能的測(cè)試，甚至是所有性能的測(cè)試，并且根據(jù)待測(cè)芯片測(cè)試性能所需的測(cè)試時(shí)間長(zhǎng)短，在耗時(shí)較長(zhǎng)的測(cè)試區(qū)域中設(shè)置較多的測(cè)試軌道和對(duì)應(yīng)的測(cè)試設(shè)備，而在耗時(shí)較短的測(cè)試區(qū)域中設(shè)置較少的測(cè)試軌道和對(duì)應(yīng)的測(cè)試設(shè)備，使得耗時(shí)較長(zhǎng)的測(cè)試區(qū)域可以同時(shí)測(cè)試較多的待測(cè)芯片，耗時(shí)較短的測(cè)試區(qū)域由于測(cè)試周期較短，在同等時(shí)間內(nèi)也可以測(cè)試較多的待測(cè)芯片，從而大大縮短了耗時(shí)較短的測(cè)試區(qū)域的等待時(shí)間，提高了測(cè)試效率。

請(qǐng)參閱圖9，圖9是本發(fā)明芯片測(cè)試方法第五個(gè)實(shí)施方式的流程圖，如圖9所示，本發(fā)明芯片測(cè)試方法第五個(gè)實(shí)施方式是在本發(fā)明芯片測(cè)試方法第四個(gè)實(shí)施方式的基礎(chǔ)上，進(jìn)一步包括：

步驟S802a：將上一個(gè)測(cè)試區(qū)域測(cè)試合格的待測(cè)芯片傳送至分選區(qū)域；

步驟S803a：將分選區(qū)域中的待測(cè)芯片傳送到下一個(gè)測(cè)試區(qū)域以進(jìn)行相應(yīng)的性能測(cè)試。

其中，分選區(qū)域用于接收上一個(gè)測(cè)試區(qū)域測(cè)試合格的待測(cè)芯片，并將待測(cè)芯片傳送到下一個(gè)測(cè)試區(qū)域。

具體地，分選區(qū)域包括一分選盤，分選盤接收上一個(gè)測(cè)試區(qū)域測(cè)試合格的待測(cè)芯片，并以振動(dòng)的方式將待測(cè)芯片傳送到下一個(gè)測(cè)試區(qū)域以進(jìn)行相應(yīng)的性能測(cè)試。

本實(shí)施方式中步驟的執(zhí)行在步驟S801之后，本實(shí)施方式可以與上述第四實(shí)施方式相結(jié)合。

請(qǐng)參閱圖10，圖10是本發(fā)明芯片測(cè)試方法第六個(gè)實(shí)施方式的流程圖，如圖10所示，本發(fā)明芯片測(cè)試方法第六個(gè)實(shí)施方式是在本發(fā)明芯片測(cè)試方法第四個(gè)實(shí)施方式的基礎(chǔ)上，進(jìn)一步包括：

步驟S802b：打開(kāi)導(dǎo)軌開(kāi)關(guān)，將上一個(gè)測(cè)試區(qū)域測(cè)試合格的待測(cè)芯片從上一個(gè)測(cè)試區(qū)域傳送至對(duì)應(yīng)的導(dǎo)軌；

步驟S803b：將待測(cè)芯片通過(guò)對(duì)應(yīng)的導(dǎo)軌傳送至下一個(gè)測(cè)試區(qū)域以進(jìn)行相應(yīng)的性能測(cè)試。

本實(shí)施方式中步驟的執(zhí)行在步驟S801之后，本實(shí)施方式可以與上述第四實(shí)施方式相結(jié)合。

以上所述僅為本發(fā)明的實(shí)施方式，并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā)明說(shuō)明書(shū)及附圖內(nèi)容所作的等效結(jié)構(gòu)或等效流程變換，或直接或間接運(yùn)用在其他相關(guān)的技術(shù)領(lǐng)域，均同理包括在本發(fā)明的專利保護(hù)范圍內(nèi)。