本發(fā)明涉及一種數字電路結構，特別涉及一種用于驗證半導體工藝的數字電路布局結構是否失效的電路以及驗證方法。
背景技術：
：半導體器件和電路制備過程中，從半導體單晶片到最終樣品成型，須經歷數十甚至上百道工序。為了確保產品性能達標、穩(wěn)定可靠，并具有較高的成品率，依據各種集成電路產品的實際加工情況,對所有工藝步驟都提出近乎苛刻的要求。因而,在工藝實現(xiàn)過程中通常采用完備的監(jiān)控和驗證系統(tǒng)確保滿足工藝指標。作為半導體驗證系統(tǒng)的重要一環(huán)，工藝驗證不僅僅是搜集相關數據，更重要的是要把大量驗證數據及時整理分析，揭示生產過程中存在的問題，最終向工藝控制反饋，以滿足正常的工藝控制條件最小化工藝偏差。因而對大量驗證數據的科學管理，并保證準確和及時處理，已成為半導體工藝驗證中的關鍵因素。為了驗證工藝的可靠性問題，通常會使用基于該工藝的數字電路來進行測試。面向于全新的尚未成熟的待驗證工藝，一些不確定因素導致的工藝問題仍然大量存在，例如：晶體管的失效，金屬互連線的短路或斷路，通孔的斷接等。這些問題都會讓測試電路失效，并且難以排查。使用專業(yè)的dft(designfortest)工具可以定位基于成熟工藝的測試電路的失效位置。但對于先進工藝實現(xiàn)的電路，由于可能同時存在多個失效節(jié)點從而導致dft工具生成的結果完全是錯誤的。原因在于dft工具的使用前提是工藝已經成熟穩(wěn)定。比如，在極端情況下掃描鏈在制造過程中就已經斷裂，但在實際電路測試時沒有任何輸出結果。因此迫切需要尋找一種可定位集成電路具體的失效位置的半導體工藝驗證方法，以便于芯片解剖進而加以驗證核實。技術實現(xiàn)要素：本發(fā)明針對傳統(tǒng)測試方法無法同時找到多個失效節(jié)點以及確定失效位置的問題，提出了一種用于驗證半導體工藝的數字電路，通常需要在有限的芯片面積中盡量暴露出工藝的缺陷，通過控制金屬連線的最大扇出，來進行失效分析，鎖定發(fā)生失效的位置?？刂平饘龠B線的最大扇出(maxfan-out)為2,雖然會提高金屬連線的數量(也就是提高制造難度)，但是為失效分析提供了更好的支持，更加容易定位失效的位置。該電路的優(yōu)點有：1、結構簡單可靠，可以通過測試機臺調整建立時間和保持時間。2、嚴格控制數據通路(datapath),數據流不會過度發(fā)散。3、嚴格控制金屬連線的最大扇出(maxfan-out)為2。一個扇出為4的連線可以分解為三個扇出為2的連線和兩個buffer，這樣做可以有效定位失效位置。4、當測試電路邏輯異常時，可以通過硬件描述語言(veriloghdl)仿真結果確定失效位置或縮小失效位置的查找范圍。本發(fā)明提供一種用于定位失效位置的半導體工藝驗證數字電路，其特征在于，包括：和輸入測試信號發(fā)生器相連接的緩沖器單元；和緩沖器單元的輸出端連接的測試單元；和測試單元的輸出端連接的選擇器單元；以及片選信號發(fā)生器，用于發(fā)出高、低電平，和選擇器單元連接，其中，測試單元用于和待驗證的數字電路連接。本發(fā)明提供的用于定位失效位置的半導體工藝驗證數字電路，還可以具有這樣的特征，其特征在于：其中，緩沖器單元包含多個緩沖器，與多個輸入測試信號發(fā)生器相連接的多個緩沖器之間是并聯(lián)的。本發(fā)明提供的用于定位失效位置的半導體工藝驗證數字電路，還可以具有這樣的特征，其特征在于：其中，每個輸入測試信號發(fā)生器與兩個緩沖器串聯(lián)后再接入測試單元的輸入端。本發(fā)明提供的用于定位失效位置的半導體工藝驗證數字電路，還可以具有這樣的特征，其特征在于：其中，選擇器單元具有相互串聯(lián)的多個選擇器。本發(fā)明提供的用于定位失效位置的半導體工藝驗證數字電路，還可以具有這樣的特征，其特征在于：其中，選擇器單元具有相互串聯(lián)的兩個選擇器：第一選擇器和第二選擇器，第一選擇器的一個輸出端和片選信號發(fā)生器相連，另一個輸出端和第二選擇器的輸入端相連，第二選擇器的輸入端和第一選擇器的輸出端連接，輸出端即輸出測試結果信號。本發(fā)明還提供一種用于定位失效位置的半導體工藝的測試方法，其特征在于：使用輸入測試信號發(fā)生器產生的測試信號與上述的用于定位失效位置的半導體工藝驗證數字電路相連接，將待驗證的數字電路連接在測試單元上，并對輸出的測試結果信號進行檢測對比：當測試結果信號與正常信號不符合時，即判定該待驗證的數字電路為不合格的。本發(fā)明提供的用于定位失效位置的半導體工藝的測試方法，還可以具有這樣的特征，其特征在于：其中，測試信號為多組高低電平序列，正常信號為與多組高低電平序列相對應的集合。發(fā)明作用與效果從上述技術方案可看出，本發(fā)明具有以下有益效果：1、不同密度的電路模塊協(xié)同驗證半導體工藝。2、電路結構簡單可靠，可通過測試機臺調整建立時間和保持時間。3、嚴格控制數據通路(datapath),數據流不會過度發(fā)散。4、嚴格控制金屬連線的最大扇出(maxfan-out)為2。一個扇出為4的連線可以分解為三個扇出為2的連線和兩個buffer，能夠有效定位失效位置。5、當測試電路邏輯異常時，通過verilog仿真結果確定失效位置或縮小失效位置的查找范圍。附圖說明附圖1為密度為2的連線錯誤的待驗證電路在本發(fā)明的用于定位失效位置的半導體工藝驗證數字電路上進行測試的電路原理圖；附圖2為密度為2的連線錯誤的待驗證電路在本發(fā)明的用于定位失效位置的半導體工藝驗證數字電路上進行測試的電路版圖；附圖3為圖2中測試單元部分中的小虛線框的放大圖；附圖4為同一芯片上不同密度的結構圖；以及附圖5為standardcell的gds和工藝中opc測試對比圖。具體實施方式為使本發(fā)明的目的、技術方案和優(yōu)點更加清楚明白，以下結合具體實施例，并參照附圖，對本發(fā)明進一步詳細說明。附圖1為密度為2的連線錯誤的待驗證電路在本發(fā)明的用于定位失效位置的半導體工藝驗證數字電路上進行測試的電路原理圖。附圖2為密度為2的連線錯誤的待驗證電路在本發(fā)明的用于定位失效位置的半導體工藝驗證數字電路上進行測試的電路版圖。用于定位失效位置的半導體工藝驗證數字電路，以密度為2的電路為例，測試信號從a-f6個端口輸入，考慮到導線阻抗導致信號傳輸時發(fā)生衰減，增加緩沖器buffer1組使信號保持良好的數字信號完整性(即信號保持高電平或低電平，避免中間電平不定狀態(tài))，同時增加緩沖器buffer2、緩沖器buffer3組保證來自緩沖器buffer1組信號數字性和邏輯的正確性。緩沖器buffer2組信號為待驗證電路cell0、待驗證電路cell1的輸入，緩沖器buffer3組信號為待驗證電路cell2、待驗證電路cell3的輸入。通過片選信號g、h分別控制數字選擇器mux1和mux2、mux3對待驗證電路cell0-3的信號進行選擇并輸出。當g為低電平時，mux1、mux2分別獲得待驗證電路cell0、待驗證電路cell2的輸出信號，此時若h為低電平，mux3獲得mux1的輸出信號，即待驗證電路cell0輸出信號，反之獲得待驗證電路cell2的輸出信號。當g為高電平，mux1、mux2分別獲得待驗證電路cell1、待驗證電路cell3的輸出信號，此時若h為低電平，mux3獲得mux1的輸出信號，即待驗證電路cell1輸出信號，反之獲得待驗證電路cell3的輸出信號。因為電路設計時是根據邏輯表達設計，因此針對不同的輸入信號存在預期的輸出值。當實際電路的輸出結果與預期值相同時，電路工藝不存在錯誤，當實際輸出結果與預期值不同時根據失效數據庫查找工藝失效位置。為了研究失效情況，不妨引入密度的概念，用測試單元的電路中pn節(jié)的數目cell數量定義密度，設密度為n，則cell數為2n,衡量電路中標準單元和連線的數量。密度較低的電路可以和密度較高的電路相互配合。如圖1所示，該圖即為密度為2時的電路原理圖，為保證信號的完整性，整個電路采用三組buffer，測試信號和選擇信號分別輸入，測試信號經過緩沖器buffer后輸入到每個cell中，最后再經過選擇器部分輸出結果。若出現(xiàn)連線錯誤，如圖中打叉區(qū)域，則會出現(xiàn)輸出錯誤。圖2為輸入六組測試信號的電路版圖，通過緩沖器buffer芯片和選擇信號對輸出結果進行測定。附圖3為圖2中測試單元部分中的小虛線框的放大圖。由圖2中相應的出錯區(qū)域即圖中測試單元部分中的虛線框區(qū)域，圖3中的小圖為其放大圖形，由此就造成了工藝上的錯誤。密度與電路規(guī)模的關系如下表所示。密度增大時，buf數和cell數，mux數，buf_for_mux_sel以及連線數量均會增加，密度越大，電路的制造難度也會增加。密度buf組buf數cell數mux數buf_for_mux_sel連線數量231843235374287570415901615121415311863231272846633786463585717127762128127121114682551530256255248229795113066512511503460010102361381024102310149207在實現(xiàn)該電路的版圖后，會立即建立該電路的失效數據庫，其具體方法為：每一根連線都會使用verilog仿真器做2次仿真。第一次將該連線強制為高電平，記錄整個電路的仿真結果。第二次將該連線強制為低電平，再次記錄整個電路的仿真結果。把每一根連線的仿真結果都保存在失效數據庫中以備查找。以下命令可以將名稱為“mux_for_output1_l111”的連線強制為低電平：forcemux_for_output1_l111＝1’b0；如果芯片的測試結果和預期不符，逐個對數據庫中的結果進行匹配，找到最有可能失效的連線或標準單元。在實際使用中，需要將相互獨立的，不同密度的電路都放在芯片上并且逐個測試。附圖4為同一芯片上不同密度的結構圖。如圖4所示，假如密度較低的電路都嚴重失效，那么密度更高的電路的測試結果都是不可靠的。當密度為10時，電路中共有9207根連線，需要進行verilog仿真18414次(9207乘以2，一次為強制高電平仿真，一次為強制低電平仿真)。由于每次仿真時間不超過10秒(普通服務器cpu頻率3ghz，仿真器為vcs或nc-verilog)，總計2.1天即可完成失效數據庫的建立(18414/6/60/24＝2.1天)。本發(fā)明能夠準確判斷晶體管失效或連線失效情況。例如在standardcell的gds制程中出現(xiàn)的失效情況，將測試機臺獲取到的實驗數據與已建立的失效數據庫進行比對，結果表明該失效來源于晶體管失效而非連線失效。經確認，是opc(organicphotoconductor)出錯。附圖5為standardcell的gds和工藝中opc測試對比圖。如圖5所示，gds標注的地方是斷開的，沒有短路，但通過opc工藝導致產生額外短路的金屬橋，從而導致芯片功能錯誤。如下表所示，給出了失效數據庫中的部分數據。左邊為正常結果，右邊為包含失效的結果。通過對比每根連線的仿真結果，可確定失效位置或者縮小失效位置的查找范圍。其中sel_cel表示待驗證電路的編號，code表示輸入的測試信號，out表示輸出的結果信號。電路應用在實際芯片設計中，通過了測試驗證。綜上，本實例所使用的驗證半導體工藝的數字電路，具有結構簡單、空間資源利用率高、能夠準確判斷失效類型，提高了驗證效率、具有結構穩(wěn)定和實用性強等優(yōu)點。實施例的作用和有益效果從上述本發(fā)明的技術方案的詳細說明，實施例的原理、過程說明可看出，本實施例提供的用于定位失效位置的半導體工藝驗證數字電路具有以下有益效果：從上述技術方案可看出，本發(fā)明具有以下有益效果：1、不同密度的電路模塊協(xié)同驗證半導體工藝。2、電路結構簡單可靠，可通過測試機臺調整建立時間和保持時間。3、嚴格控制數據通路(datapath),數據流不會過度發(fā)散。4、嚴格控制金屬連線的最大扇出(maxfan-out)為2。一個扇出為4的連線可以分解為三個扇出為2的連線和兩個buffer，能夠有效定位失效位置。5、當測試電路邏輯異常時，通過verilog仿真結果確定失效位置或縮小失效位置的查找范圍。當前第1頁12