技術(shù)特征：

技術(shù)總結(jié)
本發(fā)明提供一種用于定位失效位置的半導(dǎo)體工藝驗(yàn)證數(shù)字電路，其特征在于，包括：和輸入測(cè)試信號(hào)發(fā)生器相連接的緩沖器單元；和緩沖器單元的輸出端連接的測(cè)試單元；和測(cè)試單元的輸出端連接的選擇器單元；以及片選信號(hào)發(fā)生器，用于發(fā)出高、低電平，和選擇器單元連接，其中，測(cè)試單元用于和待驗(yàn)證的數(shù)字電路連接。電路結(jié)構(gòu)簡(jiǎn)單可靠，可通過測(cè)試機(jī)臺(tái)調(diào)整建立時(shí)間和保持時(shí)間。嚴(yán)格控制數(shù)據(jù)通路(Data?Path),數(shù)據(jù)流不會(huì)過度發(fā)散。嚴(yán)格控制金屬連線的最大扇出(Max?Fan?Out)為2。一個(gè)扇出為4的連線可以分解為三個(gè)扇出為2的連線和兩個(gè)Buffer，能夠有效定位失效位置。當(dāng)測(cè)試電路邏輯異常時(shí)，通過Verilog仿真結(jié)果確定失效位置或縮小失效位置的查找范圍。

技術(shù)研發(fā)人員：王寧;唐小玉;張坤;許濤;陳加俊;謝繼龍;陳明明;賈宏志
受保護(hù)的技術(shù)使用者：上海理工大學(xué)
技術(shù)研發(fā)日：2017.05.12
技術(shù)公布日：2017.07.28