一種用于船舶導(dǎo)航雷達(dá)的數(shù)字信號(hào)處理機(jī)及處理方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及雷達(dá)信號(hào)處理領(lǐng)域，具體涉及一種用于船舶導(dǎo)航雷達(dá)的數(shù)字信號(hào)處理 機(jī)及處理方法。
【背景技術(shù)】
[0002] 雷達(dá)信號(hào)處理機(jī)是雷達(dá)系統(tǒng)的重要組成部分，主要完成對(duì)雷達(dá)接收機(jī)輸出的視頻 信號(hào)進(jìn)行采樣、處理和傳輸?shù)墓δ?。早期的雷達(dá)使用模擬電路對(duì)信號(hào)進(jìn)行處理，不僅結(jié)構(gòu)復(fù) 雜，而且電路本身也極易收到干擾。隨著數(shù)字技術(shù)的發(fā)展，雷達(dá)信號(hào)處理轉(zhuǎn)由數(shù)字電路實(shí) 現(xiàn)。由于雷達(dá)的使用環(huán)境和用途不盡相同，雷達(dá)信號(hào)處理機(jī)的結(jié)構(gòu)和所要完成的功能也隨 之不同。船舶導(dǎo)航雷達(dá)作為雷達(dá)在航海技術(shù)中的一種應(yīng)用，能夠給航行中的船只提供導(dǎo)航、 避撞等功能，但目前國(guó)內(nèi)使用的船舶導(dǎo)航雷達(dá)多為國(guó)外產(chǎn)品，由于國(guó)外長(zhǎng)期封鎖相關(guān)技術(shù) 導(dǎo)致國(guó)產(chǎn)產(chǎn)品發(fā)展緩慢，因此研宄應(yīng)用于船舶導(dǎo)航雷達(dá)的專用數(shù)字信號(hào)處理機(jī)對(duì)推進(jìn)國(guó)產(chǎn) 船舶導(dǎo)航雷達(dá)發(fā)展具有非常重要的意義。
[0003] 傳統(tǒng)的雷達(dá)數(shù)字信號(hào)處理機(jī)采用DSP實(shí)現(xiàn)，這種技術(shù)比較成熟，如文獻(xiàn)"基于 ADSP_TS101芯片的雷達(dá)信號(hào)處理機(jī)設(shè)計(jì)"中采用3片DSP芯片作為雷達(dá)信號(hào)處理機(jī)的核 心，完成數(shù)字脈壓、動(dòng)目標(biāo)檢測(cè)等信號(hào)處理功能以及控制整個(gè)雷達(dá)系統(tǒng)的運(yùn)行。但DSP指令 更適合實(shí)現(xiàn)算法而不是邏輯控制，其外部接口的通用性較差，對(duì)雷達(dá)系統(tǒng)的控制顯得不夠 靈活。大連海事大學(xué)李波設(shè)計(jì)了一種基于FPGA的船舶雷達(dá)數(shù)字信號(hào)處理機(jī)，其所有功能由 FPGA實(shí)現(xiàn)，雖然FPGA擁有DSP無(wú)法比擬的邏輯控制能力，但是FPGA在算法實(shí)現(xiàn)上的復(fù)雜度 比一般處理器要高，而且實(shí)現(xiàn)復(fù)雜算法時(shí)對(duì)片內(nèi)資源的要求也高，需要中高端的FPGA芯片 才能夠?qū)崿F(xiàn)，這樣就使得開(kāi)發(fā)周期長(zhǎng)，成本高，不利于實(shí)現(xiàn)工程化。
[0004] 此外，現(xiàn)有的船舶導(dǎo)航雷達(dá)數(shù)字信號(hào)處理機(jī)被設(shè)計(jì)在雷達(dá)的下單元（包括信號(hào)處 理機(jī)及顯示終端），接收來(lái)自雷達(dá)上單元（包括雷達(dá)發(fā)射機(jī)、接收機(jī)、天線）輸出的視頻信號(hào) 進(jìn)行處理，由于船舶雷達(dá)特殊的使用環(huán)境，雷達(dá)上單元與下單元往往相距在十米以上，這種 設(shè)計(jì)方法就需要對(duì)模擬信號(hào)進(jìn)行傳輸，不可避免的造成信號(hào)衰減以及受到各種干擾影響。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明的技術(shù)目的在于克服上述問(wèn)題，提供一種用于船舶導(dǎo)航雷達(dá)的數(shù)字信號(hào)處 理機(jī)及處理方法，實(shí)現(xiàn)對(duì)船舶導(dǎo)航雷達(dá)的系統(tǒng)控制和信號(hào)處理的功能，并針對(duì)現(xiàn)有的船舶 導(dǎo)航雷達(dá)信號(hào)處理方法進(jìn)行改進(jìn)，以達(dá)到更好的效果，同時(shí)實(shí)現(xiàn)數(shù)字信號(hào)處理機(jī)與雷達(dá)上 單元相結(jié)合，克服傳統(tǒng)的船舶導(dǎo)航雷達(dá)視頻信號(hào)從上單元至下單元傳輸過(guò)程中造成的信號(hào) 發(fā)減及干擾問(wèn)題。
[0006] 為了實(shí)現(xiàn)上述目的，本發(fā)明所采用的技術(shù)方案為：一種用于船舶導(dǎo)航雷達(dá)的數(shù)字 信號(hào)處理機(jī)，其特征在于，包括A/D采樣器、同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SDRAM1、靜態(tài)隨機(jī)存儲(chǔ)器 SRAM、非易失性存儲(chǔ)器FLASH、以太網(wǎng)接口、可編程邏輯器件FPGA、數(shù)字信號(hào)處理器DSP、以 太網(wǎng)控制器、擴(kuò)展接口和同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SDRAM2;A/D采樣器的數(shù)字信號(hào)輸出端和采 樣時(shí)鐘輸入端分別與可編程邏輯器件FPGA的數(shù)據(jù)端及時(shí)鐘輸出端相連，同步動(dòng)態(tài)隨機(jī)存 儲(chǔ)器SDRAM1的數(shù)據(jù)端和地址端分別與可編程邏輯器件FPGA的數(shù)據(jù)端和地址端相連；靜態(tài) 隨機(jī)存儲(chǔ)器SRAM的數(shù)據(jù)端和地址端分別與可編程邏輯器件FPGA的數(shù)據(jù)端和地址端相連， 以太網(wǎng)控制器的數(shù)據(jù)端和控制端分別與可編程邏輯器件FPGA的數(shù)據(jù)端和控制端相連；以 太網(wǎng)接口與以太網(wǎng)控制器的輸出端相連，擴(kuò)展接口與可編程邏輯器件FPGA的GP10接口相 連；非易失性存儲(chǔ)器FLASH的數(shù)據(jù)端和地址端分別與數(shù)字信號(hào)處理器DSP的數(shù)據(jù)端和地址 端相連，同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SDRAM2的數(shù)據(jù)端和地址端分別與數(shù)字信號(hào)處理器DSP的數(shù)據(jù) 端和地址端相連；可編程邏輯器件FPGA與數(shù)字信號(hào)處理器DSP通過(guò)DSP的EMIF總線接口 相連。
[0007] 所述的A/D采樣器對(duì)船舶導(dǎo)航雷達(dá)接收機(jī)輸出的雷達(dá)回波視頻信號(hào)采樣轉(zhuǎn)換為 數(shù)字信號(hào)；所述的數(shù)字信號(hào)處理機(jī)緊靠船舶導(dǎo)航雷達(dá)接收機(jī)，采用以太網(wǎng)傳輸方式將數(shù)據(jù) 傳輸至雷達(dá)下單元的顯示終端。
[0008] 所述的以太網(wǎng)控制器用于以太網(wǎng)通信的驅(qū)動(dòng)，包括數(shù)據(jù)的打包和解壓；所述的以 太網(wǎng)接口用作數(shù)字信號(hào)處理機(jī)與顯示終端的通信接口。
[0009] 所述的可編程邏輯器件FPGA用于對(duì)船舶雷達(dá)系統(tǒng)的邏輯和時(shí)序控制、信號(hào)采 集、傳輸以及信號(hào)預(yù)處理；數(shù)字信號(hào)處理器DSP通過(guò)其自帶的EMIF接口與存儲(chǔ)器SDRAM2、 FLASH以及FPGA相連（用于雷達(dá)信號(hào)的處理，所述的雷達(dá)信號(hào)為經(jīng)過(guò)FPGA預(yù)處理后輸出的 信號(hào)）。
[0010] 所述的同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SDRAM1用于存儲(chǔ)處理好的雷達(dá)回波數(shù)據(jù)存儲(chǔ)；所述 的靜態(tài)隨機(jī)存儲(chǔ)器SRAM用于存儲(chǔ)A/D采樣器輸出的數(shù)據(jù)，并與FPGA內(nèi)部的FIFO模塊實(shí)現(xiàn) 數(shù)據(jù)傳輸時(shí)的乒乓操作；所述的同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SDRAM2用于存儲(chǔ)待處理的雷達(dá)回波 數(shù)據(jù)；所述的非易失性存儲(chǔ)器FLASH用于存儲(chǔ)DSP運(yùn)行的用戶程序代碼。
[0011] 所述的A/D采樣器由SMA射頻接頭、射頻傳輸變壓器、AD芯片構(gòu)成；視頻信號(hào)經(jīng)過(guò) SMA射頻接頭進(jìn)入射頻傳輸變壓器的輸入端，經(jīng)過(guò)變壓器轉(zhuǎn)換后輸出差分信號(hào)，AD芯片的 時(shí)鐘信號(hào)由可編程邏輯器件FPGA內(nèi)部的時(shí)鐘模塊提供，在FPGA的時(shí)鐘輸出端與AD芯片的 時(shí)鐘輸入端之間加入射頻變壓器（將時(shí)鐘信號(hào)轉(zhuǎn)化為差分信號(hào)）；AD芯片的數(shù)據(jù)端與FPGA 相連。
[0012] 一種用于船舶導(dǎo)航雷達(dá)的數(shù)字信號(hào)處理方法，其特征在于，包括如下步驟：
[0013] (1)首先對(duì)目標(biāo)方位角度進(jìn)行計(jì)算，然后進(jìn)行自動(dòng)噪聲門限處理；
[0014] (2)判斷是否需要進(jìn)行同頻干擾抑制處理，如需要?jiǎng)t進(jìn)行同頻干擾抑制步驟，否則 進(jìn)入步驟（3);
[0015] (3)判斷是否需要海雜波抑制處理，如需要?jiǎng)t進(jìn)行海雜波抑制步驟，否則結(jié)束。
[0016] 前述的一種用于船舶導(dǎo)航雷達(dá)的數(shù)字信號(hào)處理方法，還包括如下步驟：
[0017] (4)判斷是否需要雨雪雜波抑制處理，如需要?jiǎng)t進(jìn)行雨雪雜波抑制處理，否則進(jìn)入 步驟（5);
[0018] (5)判斷是否需要尾跡顯示，如需要?jiǎng)t進(jìn)行尾跡顯示，否則結(jié)束。其中步驟⑷和 步驟（5)為現(xiàn)有技術(shù)，本發(fā)明不作詳細(xì)描述。
[0019] 步驟（1)的對(duì)目標(biāo)方位角度計(jì)算的具體過(guò)程如下：通過(guò)擴(kuò)展接口連接船首檢測(cè)傳 感器輸出端，每當(dāng)天線轉(zhuǎn)動(dòng)至船首位置時(shí)，傳感器反饋一個(gè)信號(hào)輸入至可編程邏輯器FPGA， 代表一圈掃描開(kāi)始；設(shè)定天線掃描速度為Ts。，發(fā)射信號(hào)的脈沖周期為Tt，那么每一個(gè)目標(biāo)2ttT 所處的方位角度其中n代表目標(biāo)所位于的從船首方向開(kāi)始計(jì)數(shù)的第n個(gè)脈 ， 沖；
[0020] 步驟（1)的自動(dòng)噪聲門限處理的具體過(guò)程如下：可編程邏輯器FPGA設(shè)置噪聲統(tǒng)計(jì) 模塊，在每次調(diào)節(jié)雷達(dá)接收機(jī)增益后，根據(jù)雷達(dá)在不發(fā)射信號(hào)的情況下產(chǎn)生的接收信號(hào)得 到噪聲平均值，以此作為新的噪聲門限。
[0021] 步驟⑵的具體過(guò)程如下：由FPGA調(diào)用IP核生成3個(gè)RAM模塊，將相鄰3個(gè)脈 沖周期Tt內(nèi)的回波數(shù)據(jù)依次存入3個(gè)RAM模塊，同時(shí)抑制級(jí)別模塊根據(jù)設(shè)定的抑制等級(jí) INT1或INT2產(chǎn)生相應(yīng)的闕值Q，其中抑制等級(jí)在程序中預(yù)先設(shè)定，可通過(guò)雷達(dá)顯示控制終 端進(jìn)行調(diào)節(jié)，然后同頻干擾信號(hào)檢測(cè)模塊讀取RAM中的數(shù)據(jù)和閾值組成回波信號(hào)矩陣，記 第一個(gè)脈沖周期內(nèi)的回波數(shù)據(jù)為xn(n= 0, 1-n)，第二個(gè)脈沖周期內(nèi)的回波數(shù)據(jù)為yn(n= 0,