本發(fā)明涉及一種半導(dǎo)體集成電路，特別是涉及一種基準(zhǔn)電壓源電路。

背景技術(shù)：
基準(zhǔn)電壓源電路在集成電路中被廣泛應(yīng)用，如圖1所示，是現(xiàn)有基準(zhǔn)電壓源電路的電路結(jié)構(gòu)圖；NMOS管MN101和MN102的柵極連接在一起且都連接到NMOS管MN101的漏極，NMOS管MN101的源極接地，NMOS管MN102的源極通過電阻R101接地；NMOS管MN101的漏極連接到由PMOS管MP101組成的電流路徑，NMOS管MN102的漏極連接到由PMOS管MP102組成的電流路徑，PMOS管MP101和MP102互為鏡像。NMOS管MN102的溝道寬長比要求大于NMOS管MN101的溝道寬長比，另外，NMOS管MN102的溝道寬長比和NMOS管MN101的溝道寬長比的比值為N。工作時(shí)，NMOS管MN101和MN102都工作于亞閾值區(qū)域，NMOS管的亞閾值區(qū)域的源漏電流具有如下特性：由于NMOS管MN101和MN102工作在亞閾值區(qū)，MOS晶體管即NMOS管或PMOS管的亞閾值區(qū)的導(dǎo)通電流的公式為：其中，ID為對(duì)應(yīng)的MOS晶體管的漏電流；ID0為對(duì)應(yīng)的MOS晶體管的特征電流，ID0和MOS晶體管的溝道的寬長比成正比且采用相同工藝形成的NMOS晶體管的特征電流為一常數(shù)且相同；VGS為MOS晶體管的柵源電壓；m為MOS管晶體管的亞閾值導(dǎo)通電流的非理想因子；VT為熱電壓，且具有正溫度系數(shù)，T表示絕對(duì)溫度，k為玻爾茲曼常數(shù)，q為電子電荷。由圖1可知，電阻R101兩端的電壓差為，NMOS管MN101的柵源電壓VGS101和NMOS管MN102的柵源電壓VGS102的差，即：VR101＝VGS101-VGS102----------------------(2)；令PMOS管MP101和102具有相同的尺寸，將NMOS管MN101和MN102的寬長比代入到公式(1)并代入到公式(2)可得：流過R101上的電流為：可知，即VT具有正溫度系數(shù)，故VR101和IR101都具有正溫度系數(shù)。在基準(zhǔn)電壓輸出路徑中包括NMOS管MN103，電阻R102和PMOS管MP103，PMOS管MP103和MP101組成鏡像電路且令兩者尺寸相同。由圖1可知，電阻R102和PMOS管MP103的漏極連接端輸出基準(zhǔn)電壓VREF，NMOS管MN103工作于亞閾值區(qū)域，如果不設(shè)置電阻R102則NMOS管MN103的柵源電壓會(huì)大于閾值電壓而工作于飽和區(qū)；設(shè)置有電阻R102后NMOS管MN103會(huì)工作于亞閾值區(qū)域，利用工作于壓閾值區(qū)域的MOS晶體管如NMOS管或PMOS管的源漏電流以及柵源電壓都具有負(fù)溫度系數(shù)的特性，使輸出的基準(zhǔn)電壓的正負(fù)溫度系數(shù)抵消從而和溫度無關(guān)，即：流過NMOS管MN103的源漏電流具有負(fù)的溫度特性，而流過PMOS管MP103的電流為IR101的鏡像電流從而具有正的溫度特性，兩者正負(fù)溫度系數(shù)會(huì)相互抵消從而實(shí)現(xiàn)。圖1中的輸出路徑中需要采用電阻R102，在半導(dǎo)體集成電路中電阻會(huì)占用芯片較大的面積，這會(huì)降低芯片的集成度從而相對(duì)提高成本，而某些成本敏感應(yīng)用對(duì)面積要求較高，所以應(yīng)當(dāng)相辦法減少電路的面積。

技術(shù)實(shí)現(xiàn)要素：
本發(fā)明所要解決的技術(shù)問題是提供一種基準(zhǔn)電壓源電路，能減少面積。為解決上述技術(shù)問題，本發(fā)明提供的基準(zhǔn)電壓源電路包括：偏置電路，包括第一NMOS管、第二NMOS管和第一電阻，所述第二NMOS管的溝道寬長比大于所述第一NMOS管的溝道寬長比，所述第一NMOS管的源極接地，所述第二NMOS管的源極通過所述第一電阻接地，所述第一NMOS管的漏極和柵極以及所述第二NMOS管的柵極都連接第一偏置電壓，所述第一NMOS管的漏極連接第一電流路徑，所述第二NMOS管的漏極連接第二電流路徑，所述第一電流路徑和所述第二電流路徑互為鏡像；所述第一NMOS管和所述第二NMOS管工作于亞閾值區(qū)域，在所述第一電阻和所述第二NMOS管的源極的連接端提供具有正溫度系數(shù)的第一級(jí)柵源電壓差，所述第一級(jí)柵源電壓差為所述第一NMOS管和所述第二NMOS管之間的柵源電壓差。一級(jí)以上的柵源電壓差產(chǎn)生電路，各所述柵源電壓差產(chǎn)生電路包括第三NMOS管、第四NMOS管和第三電流路徑，所述第四NMOS管的源極連接所述第三NMOS管的漏極，所述第四NMOS管的漏極和柵極和所述第三NMOS管的柵極連接在一起且都連接到所述第三電流路徑，所述第三電流路徑和所述第一電流路徑互為鏡像；所述第四NMOS管的溝道寬長比大于所述第三NMOS管的溝道寬長比，所述第三NMOS管的源極連接前一級(jí)柵源電壓差，第一級(jí)的所述柵源電壓差產(chǎn)生電路的前一級(jí)柵源電壓差為所述第一級(jí)柵源電壓差，所述第三NMOS管和所述第四NMOS管都工作在亞閾值區(qū)域并在所述第三NMOS管的漏極輸出具有正溫度系數(shù)的當(dāng)前級(jí)柵源電壓差?；鶞?zhǔn)電壓輸出電路，包括第五NMOS管和第四電流路徑；所述第四電流路徑和所述第一電流路徑互為鏡像；所述第五NMOS管的柵極和漏極都連接所述第四電流路徑，所述第五NMOS管的漏極作為基準(zhǔn)電壓的輸出端，所述第五NMOS管的源極連接最后一級(jí)所述柵源電壓差產(chǎn)生電路所輸出的柵源電壓差；所述第五NMOS管工作在亞閾值區(qū)使所述第五NMOS管的柵源電壓具有負(fù)溫度系數(shù)；所述基準(zhǔn)電壓為所述第五NMOS管的柵源電壓和各級(jí)所述柵源電壓差的和，利用所述第五NMOS管的柵源電壓具有負(fù)溫度系數(shù)和各級(jí)所述柵源電壓差具有正溫度系數(shù)的特性實(shí)現(xiàn)溫度系數(shù)的抵消，使所述基準(zhǔn)電壓和溫度無關(guān)。進(jìn)一步的改進(jìn)是，所述第一電流路徑、所述第二電流路徑、各級(jí)所述柵源電壓差產(chǎn)生電路的第三電流路徑和所述第四電流路徑都由一個(gè)PMOS管組成，各PMOS管的柵極連接在一起實(shí)現(xiàn)鏡像關(guān)系。進(jìn)一步的改進(jìn)是，所述第一電流路徑、所述第二電流路徑、各級(jí)所述柵源電壓差產(chǎn)生電路的第三電流路徑和所述第四電流路徑的電流大小相等。進(jìn)一步的改進(jìn)是，所述柵源電壓差產(chǎn)生電路的級(jí)數(shù)為兩級(jí)。本發(fā)明通過采用由NMOS管和PMOS管組成的柵源電壓差產(chǎn)生電路來提高基準(zhǔn)電壓輸出電路的輸出NMOS管的源極電壓，使基準(zhǔn)電壓輸出電路的輸出NMOS管工作于亞閾值區(qū)域，利用工作于壓閾值區(qū)域的NMOS管的柵源電壓具有負(fù)溫度系數(shù)和各級(jí)工作于亞閾值區(qū)域的NMOS管的柵源電壓差具有正溫度系數(shù)的相互系數(shù)實(shí)現(xiàn)和溫度無關(guān)的基準(zhǔn)電壓，相對(duì)于現(xiàn)有技術(shù)，本發(fā)明在輸出路徑中不需要采用電阻，從而能節(jié)省電阻的使用量，縮小電路面積。另外，本發(fā)明還能降低電路的功耗，原因?yàn)椋罕景l(fā)明的基準(zhǔn)電壓輸出電路的電流以及各級(jí)柵源電壓差產(chǎn)生電路的電流都會(huì)流向第一電阻，而第一電阻兩端的電壓保持不變，也即和現(xiàn)有技術(shù)相比本發(fā)明的第一電阻的電流被分散到各條支路上，基準(zhǔn)電壓輸出電路以及各級(jí)柵源電壓差產(chǎn)生電路不會(huì)帶來額外的功耗，故本發(fā)明還能降低電路的功耗。附圖說明下面結(jié)合附圖和具體實(shí)施方式對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說明：圖1是現(xiàn)有基準(zhǔn)電壓源電路的電路結(jié)構(gòu)圖；圖2是本發(fā)明實(shí)施例基準(zhǔn)電壓源電路的電路結(jié)構(gòu)圖。具體實(shí)施方式如圖2所示，是本發(fā)明實(shí)施例基準(zhǔn)電壓VREF源電路的電路結(jié)構(gòu)圖，本發(fā)明實(shí)施例基準(zhǔn)電壓VREF源電路包括：偏置電路1，包括第一NMOS管MN1、第二NMOS管MN2和第一電阻R1，所述第二NMOS管MN2的溝道寬長比大于所述第一NMOS管MN1的溝道寬長比，所述第一NMOS管MN1的源極接地GNDA，所述第二NMOS管MN2的源極通過所述第一電阻R1接地GNDA，所述第一NMOS管MN1的漏極和柵極以及所述第二NMOS管MN2的柵極都連接第一偏置電壓NBIAS，所述第一NMOS管MN1的漏極連接第一電流路徑，所述第二NMOS管MN2的漏極連接第二電流路徑，所述第一電流路徑和所述第二電流路徑互為鏡像；本發(fā)明實(shí)施例中所述第一電流路徑由PMOS管MP1組成，所述第二電流路徑由PMOS管MP2組成。所述第一NMOS管MN1和所述第二NMOS管MN2工作于亞閾值區(qū)域，在所述第一電阻R1和所述第二NMOS管MN2的源極的連接端提供具有正溫度系數(shù)的第一級(jí)柵源電壓差，所述第一級(jí)柵源電壓差為所述第一NMOS管MN1和所述第二NMOS管MN2之間的柵源電壓差。一級(jí)以上的柵源電壓差產(chǎn)生電路，各所述柵源電壓差產(chǎn)生電路包括第三NMOS管、第四NMOS管和第三電流路徑，所述第四NMOS管的源極連接所述第三NMOS管的漏極，所述第四NMOS管的漏極和柵極和所述第三NMOS管的柵極連接在一起且都連接到所述第三電流路徑，所述第三電流路徑和所述第一電流路徑互為鏡像；所述第四NMOS管的溝道寬長比大于所述第三NMOS管的溝道寬長比，所述第三NMOS管的源極連接前一級(jí)柵源電壓差，第一級(jí)的所述柵源電壓差產(chǎn)生電路的前一級(jí)柵源電壓差為所述第一級(jí)柵源電壓差，所述第三NMOS管和所述第四NMOS管都工作在亞閾值區(qū)域并在所述第三NMOS管的漏極輸出具有正溫度系數(shù)的當(dāng)前級(jí)柵源電壓差。本發(fā)明實(shí)施例中所述柵源電壓差產(chǎn)生電路的級(jí)數(shù)為兩級(jí)，分別如虛線框2a和2b所示，所述柵源電壓差產(chǎn)生電路2a的第三NMOS管用MN3a標(biāo)記，第四NMOS管用MN4a標(biāo)記，第三電流路徑由PMOS管MP3a組成；所述柵源電壓差產(chǎn)生電路2b的第三NMOS管用MN3b標(biāo)記，第四NMOS管用MN4b標(biāo)記，第三電流路徑由PMOS管MP3b組成?；鶞?zhǔn)電壓輸出電路3，包括第五NMOS管MN5和第四電流路徑；所述第四電流路徑和所述第一電流路徑互為鏡像，本發(fā)明實(shí)施例中第四電流路徑由PMOS管MP4組成；所述第五NMOS管MN5的柵極和漏極都連接所述第四電流路徑，所述第五NMOS管MN5的漏極作為基準(zhǔn)電壓VREF的輸出端，所述第五NMOS管MN5的源極連接最后一級(jí)所述柵源電壓差產(chǎn)生電路所輸出的柵源電壓差；所述第五NMOS管MN5工作在亞閾值區(qū)使所述第五NMOS管MN5的柵源電壓具有負(fù)溫度系數(shù)；所述基準(zhǔn)電壓VREF為所述第五NMOS管MN5的柵源電壓和各級(jí)所述柵源電壓差的和，利用所述第五NMOS管MN5的柵源電壓具有負(fù)溫度系數(shù)和各級(jí)所述柵源電壓差具有正溫度系數(shù)的特性實(shí)現(xiàn)溫度系數(shù)的抵消，使所述基準(zhǔn)電壓VREF和溫度無關(guān)。本發(fā)明實(shí)施例中工作原理說明如下：為了便于說明本發(fā)明將所述第一電流路徑、所述第二電流路徑、各級(jí)所述柵源電壓差產(chǎn)生電路的第三電流路徑和所述第四電流路徑的電流大小設(shè)置為相等，PMOS管MP1、MP2、MP3a、MP3b和MP4的源極都即電源電壓VDDA，柵極都連接在一起且連PBIAS，漏極為電流路徑的輸出端，PMOS管MP1、MP2、MP3a、MP3b和MP4的設(shè)置設(shè)置為相同則可使得所述第一電流路徑、所述第二電流路徑、各級(jí)所述柵源電壓差產(chǎn)生電路的第三電流路徑和所述第四電流路徑的電流大小相等。首先、比較圖1和圖2所示可知，本發(fā)明實(shí)施例的偏置電路1和現(xiàn)有電路相同，所以同樣有：電阻R1兩端的電壓差為，NMOS管MN1的柵源電壓VGS1和NMOS管MN2的柵源電壓VGS2的差，即：VR1＝VGS1-VGS2----------------------(2a)；同樣令NMOS管MN2的溝道寬長比和NMOS管MN1的溝道寬長比的比值為N，將該將NMOS管MN1和NM2的寬長比和比值N代入到公式(1)并代入到公式(2a)可得：可知，故VR1具有正溫度系數(shù),本發(fā)明實(shí)施例中VR1第一級(jí)柵源電壓差。其次、柵源電壓差產(chǎn)生電路2a和2b分別提供了另外兩級(jí)柵源電壓差，分別為VDS3a和VDS3b，其中VDS3a為NMOS管MN3a的源漏電壓和VDS3b為NMOS管MN3b的源漏電壓。假設(shè)NMOS管MN4a的寬長比是NMOS管MN3a的N1倍，NMOS管MN4b的寬長比是NMOS管MN3b的N2倍，則有：VDS3a的公式為：VDS3a＝VGS3a-VGS4a----------------------(2b)；其中VGS3a為NMOS管MN3a的柵源電壓，VGS4a為NMOS管MN4a的柵源電壓；由圖2可以看出，NMOS管MN3a的源漏電流是NMOS管NM4a的源漏電流的3倍，將該將NMOS管MN4a和NM3a的寬長比和比值N1和電流比值3相應(yīng)代入到公式(1)并代入到公式(2b)可得：VDS3b的公式為：VDS3b＝VGS3b-VGS4b----------------------(2c)；其中VGS3b為NMOS管MN3b的柵源電壓，VGS4b為NMOS管MN4b的柵源電壓；由圖2可以看出，NMOS管MN3b的源漏電流是NMOS管NM4b的源漏電流的2倍，將該將NMOS管MN4b和NM3b的寬長比和比值N1和電流比值2相應(yīng)代入到公式(1)并代入到公式(2c)可得：由圖2可知，最后輸出的基準(zhǔn)電壓VREF的公式為：VREF＝VR1+VDS3a+VDS3b+VGS5--------------------(4)。其中VGS5為NMOS管MN5的柵源電壓。由公式(4)可知，VR1，VDS3a，VDS3b都是工作于亞閾值區(qū)域的兩個(gè)NMOS管的柵源電壓的差值，具有正的溫度系數(shù)；而VGS5是工作于亞閾值區(qū)域的NMOS管的柵源電壓，具有負(fù)的溫度系數(shù)，兩者能夠相互抵消從而使輸出的基準(zhǔn)電壓VREF和溫度無關(guān)。相對(duì)于圖1所示的現(xiàn)有結(jié)構(gòu)，本發(fā)明實(shí)施例通過多級(jí)柵源電壓差的和使NMOS管MN5的源極電壓升高并使NMOS管MN5工作于壓閾值區(qū)域，所以本發(fā)明實(shí)施例能夠節(jié)省了一個(gè)圖1中的輸出電路所示的電阻R102，故本發(fā)明實(shí)施例能夠節(jié)省電阻，從而能縮小電路面積。仿真實(shí)驗(yàn)顯示，本發(fā)明實(shí)施例電路所需電阻為231.5K歐，而圖1所示的現(xiàn)有結(jié)構(gòu)為1012.9K歐，所以能使面積大大減少。另外，本發(fā)明實(shí)施例還能降低電路的功耗，原因?yàn)椋罕容^圖1和圖2所示可知，本發(fā)明的第一電阻R1和現(xiàn)有結(jié)構(gòu)的電阻R101兩端的電壓是相同的，也即兩者的電流也相同，本發(fā)明實(shí)施例的柵源電壓差產(chǎn)生電路2a、2b和基準(zhǔn)電壓輸出電路3都會(huì)輸入到第一電阻R1中，也即第一電阻R1的電流被分散到各條支路上，基準(zhǔn)電壓輸出電路以及各級(jí)柵源電壓差產(chǎn)生電路不會(huì)帶來額外的功耗，而圖1中的PMOS管MP102、電阻R102和NMOS管MN103所在輸出路徑需要額外的功耗，故本發(fā)明還能降低電路的功耗。仿真顯示，本發(fā)明實(shí)施例的功耗為：346.7nA，而圖1所示的現(xiàn)有結(jié)構(gòu)為819.1nA，故本發(fā)明實(shí)施例的功耗確實(shí)得到減少。以上通過具體實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說明，但這些并非構(gòu)成對(duì)本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進(jìn)，這些也應(yīng)視為本發(fā)明的保護(hù)范圍。