適用于電源管理的q值調(diào)節(jié)的低輸出電流ldo電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種線性穩(wěn)壓器。特別是涉及一種適用于電源管理的Q值調(diào)節(jié)的低輸出電流LD0。
【背景技術(shù)】
[0002]現(xiàn)代高速發(fā)展的便攜式電子設(shè)備(手機(jī)、Ipad、筆記本等)的許多個功能模塊需要電源管理單元來供電。電源管理芯片可以在電源和電子設(shè)備之間實現(xiàn)起對電能的變換、分配、檢測以及穩(wěn)壓、降噪的功能。而近年來電源管理芯片(DC-DC、AC-DC、LD0等)的增長需求的大部分來源于高容量電池供電的便攜式電子設(shè)備，如手機(jī)、數(shù)字音樂播放器、數(shù)碼相機(jī)、手持醫(yī)療儀器和測試儀器等。名目繁多的電子產(chǎn)品對電源的要求也各不相同。例如:手機(jī)及通信系統(tǒng)要求電源具有低噪聲和低紋波的特性；并且由于系統(tǒng)集成的需要，還要求占用PCB板面積小，外圍電路簡單的特性。那么低壓差線性穩(wěn)壓器(LD0)是最恰當(dāng)?shù)倪x擇。因為LD0芯片具有以下幾個技術(shù)特點:精密的電壓基準(zhǔn)，低靜態(tài)電流，低壓降調(diào)整管，高性能低噪音的運放，以及穩(wěn)定而快速的環(huán)路響應(yīng)。所以基于這些特性，可以根據(jù)不同的應(yīng)用環(huán)境設(shè)計出具有針對性地LD0芯片。
[0003]—般采用撕裂零極點方法來維持LD0開環(huán)響應(yīng)的穩(wěn)定性，即:提高功率晶體管MP的跨導(dǎo)，這會提高LD0的輸出電流，從而環(huán)路的共軛非主極點遠(yuǎn)高于單位增益帶寬積(GBW)，使得LD0穩(wěn)定。但是隨著輸出電流降低，LD0的功率晶體管的跨導(dǎo)就會變小，即:LD0的共軛非主極點慢慢接近GBW，這時環(huán)路有較高的Q值，最終使得環(huán)路不穩(wěn)定。為了維持環(huán)路的穩(wěn)定性，需要更大的片上補償電容，這就占據(jù)了很大的芯片面積。為了克服這個不足，本發(fā)明可以提出一款超低靜態(tài)電流、調(diào)節(jié)Q值的小輸出電流LD0。該LD0采用調(diào)節(jié)Q值技術(shù)可以在寬范圍的負(fù)載情況下保持LD0穩(wěn)定，具有低的輸出電流和較小的芯片面積。

【發(fā)明內(nèi)容】

[0004]本發(fā)明所要解決的技術(shù)問題是，提供一種在寬范圍的負(fù)載情況下保持LD0穩(wěn)定，具有低的輸出電流和較小芯片面積的適用于電源管理的Q值調(diào)節(jié)的低輸出電流LD0電路。
[0005]本發(fā)明所采用的技術(shù)方案是:一種適用于電源管理的Q值調(diào)節(jié)的低輸出電流LD0電路，包括有:由第一跨導(dǎo)增益輸入級構(gòu)成的第一增益放大級，由第二跨導(dǎo)增益級構(gòu)成的第二益放大級，寬帶放大級，電流鏡緩沖級，功率晶體管回路，電阻反饋回路，以及第一頻率補償電容和第二頻率補償電容，其中，所述的第一跨導(dǎo)增益輸入級、寬帶放大級、第二跨導(dǎo)增益輸入級和功率晶體管回路分別連接電源電壓VDD，所述的第一跨導(dǎo)增益輸入級的輸入端分別連接基準(zhǔn)電壓Vref和電阻反饋回路，第一跨導(dǎo)增益輸入級的輸出端依次通過電流鏡緩沖級和寬帶放大級連接第二跨導(dǎo)增益輸入級的輸入端，第二跨導(dǎo)增益輸入級的輸出端連接功率晶體管回路，所述的第一跨導(dǎo)增益輸入級的輸出端還分別通過第一頻率補償電容連接功率晶體管回路，以及通過第二頻率補償電容至輸出端Vout，功率晶體管回路的輸出端至電壓輸出端Vout，所述的電壓輸出端Vout還依次通過第五電阻Resr和輸出電容Cout接地，以及通過第六電阻RL接地。
[0006]所述的第一跨導(dǎo)增益輸入級是由輸入端連接基準(zhǔn)電壓Vref的第一跨導(dǎo)增益和輸入端連接電阻反饋回路R的第二跨導(dǎo)增益構(gòu)成；所述電流鏡緩沖級包括有第一電流鏡緩沖級和第二電流鏡緩沖級；其中，所述第一跨導(dǎo)增益的輸出端依次通過第一電流鏡緩沖級和寬帶放大級連接第二跨導(dǎo)增益輸入級的輸入端，以及通過第一頻率補償電容Cml連接功率晶體管回路；所述第二跨導(dǎo)增益的輸出端依次通過第二電流鏡緩沖級和寬帶放大級連接第二跨導(dǎo)增益的輸入端，以及通過第二頻率補償電容Cm2至電壓輸出端Vout。
[0007]所述的第一跨導(dǎo)增益是由第六PM0S晶體管M12實現(xiàn)，所述第二跨導(dǎo)增益是由第五PM0S晶體管Mil實現(xiàn)，其中，所述第六PM0S晶體管M12的柵極接第一基準(zhǔn)電壓Vref，第五PM0S晶體管Mil的柵極接電阻反饋回路R，第六PM0S晶體管M12的漏極接第一電流鏡緩沖級，以及通過第一頻率補償電容Cml連接功率晶體管回路，第五PM0S晶體管Mil的漏極接第二電流鏡緩沖級，以及通過第二頻率補償電容Cm2至電壓輸出端Vout，所述第六NM0S晶體管M12和第五NM0S晶體管Mil的源極通過第一 PM0S晶體管M10連接電源電壓VDD，第一PM0S晶體管M10的柵極接第一偏置電壓Vbl。
[0008]所述的第一電流鏡緩沖級是由第^^一 NM0S晶體管M14和第十二 NM0S晶體管M141實現(xiàn)，其中，所述第i^一 NM0S晶體管M14和第十二 NM0S晶體管M141的柵極相互連接，第i^一 NM0S晶體管M14和第十二 NM0S晶體管M141的源極接地，第^^一 NM0S晶體管M14的漏極構(gòu)成第一電流鏡緩沖級的輸入端連接用于實現(xiàn)第一跨導(dǎo)增益的第六PM0S晶體管M12的漏極，第i^一 NM0S晶體管M14的漏極和柵極相互連接，第十二 NM0S晶體管M141的漏極構(gòu)成第一電流鏡緩沖級的輸出端連接寬帶放大級；所述第二電流鏡緩沖級是由第十三NM0S晶體M13和第十四NM0S晶體M131實現(xiàn)，第十三NM0S晶體M13的柵極和漏極相互連接，第十三NM0S晶體M13和第十四NM0S晶體M131的柵極相互連接，第十三NM0S晶體M13和第十四NM0S晶體M131的源極接地，第十三NM0S晶體M13的漏極構(gòu)成第二電流鏡緩沖級的輸入端連接用于實現(xiàn)第二跨導(dǎo)增益的第五PM0S晶體管Mil的漏極，第十四NM0S晶體M131的漏極構(gòu)成第二電流鏡緩沖級的輸出端連接寬帶放大級。
[0009]所述的第^^一 NM0S晶體管M14與第十二 NM0S晶體管M141的寬長比kl為2?5 ;所述第十三NM0S晶體M13和第十四NM0S晶體M131的寬長比k2為2?5。
[0010]所述的寬帶放大級包括有第七NM0S晶體管M15、第八NM0S晶體管M16、第九NM0S晶體管M151和第十NM0S晶體管M161，以及第一電阻Rbl和第二電阻Rb2，其中，第七NM0S晶體管M15的柵極和第九NM0S晶體管M151的漏極連接第一電阻Rbl的一端，第八NM0S晶體管M16的柵極和第十NM0S晶體管M161的漏極連接第二電阻Rb2的一端，第一電阻Rbl和第二電阻Rb2的另一端通過第二 PM0S晶體管M101接電源電壓VDD，第七NM0S晶體管M15的源極和第九NM0S晶體管M151的柵極構(gòu)成寬帶放大級的一個輸入端連接第二電流鏡緩沖級的輸出端，第八NM0S晶體管M16的源極和第十NM0S晶體管M161的柵極構(gòu)成寬帶放大級的又一個輸入端連接第一電流鏡緩沖級的輸出端，第七NM0S晶體管M15的漏極通過第三PM0S晶體管M17接電源電壓VDD，第三PM0S晶體管M17的柵極和漏極相互連接，第八NM0S晶體管M16的漏極通過第四PM0S晶體管M18接電源電壓VDD，第八NM0S晶體管M16的漏極還構(gòu)成寬帶放大級的輸出端連接用于實現(xiàn)第二跨導(dǎo)增益輸入級的第十五PM0S晶體管M19，所述第二 PM0S晶體管M101的柵極接第一偏置電壓Vbl，第三PM0S晶體管M17和第四PM0S晶體管M18的柵極相互連接，第十五PMOS晶體管M19的源極接電源電壓VDD，第十五PMOS晶體管M19的漏極構(gòu)成輸出端和第十六NMOS晶體管M20的漏極共同接功率晶體管回路，第十六NMOS晶體管M20的柵極連接第八NMOS晶體管M16的柵極，第十六NMOS晶體管M20的源極通過一個第十七NMOS晶體管M21接地，第十七NMOS晶體管M21的柵極接第二偏置電壓 Vb2。
[0011]所述的功率晶體管回路包括有第十八PMOS晶體管MP和反饋電容Cm3，其中，第十八PM0S晶體管MP的柵極作為輸入端分別連接用于實現(xiàn)第二跨導(dǎo)增益輸入級的第十五PM0S晶體管M19的輸出端即漏極，以及連接第一頻率補償電容Cml，第十八PM0S晶體管MP的柵極還連接反饋電容Cm3的一端，第十八PM0S晶體管MP的源極接電源電壓VDD，第十八PM0S晶體管MP的漏極和反饋電容Cm3的另一端共同至電壓輸出端Vout。
[0012]所述的電阻反饋回路R是由第三電阻Rfl和第四電阻Rf2串聯(lián)構(gòu)成，其中，第三電阻Rfl和第四電阻Rf2的連接點作為反饋端連接用于實現(xiàn)構(gòu)成第一跨導(dǎo)增益輸入級的第二跨導(dǎo)增益的第五NM0S晶體管Mil的柵極，所述第三電阻Rfl的另一端至電壓輸出端Vout，所述第四電阻Rf2的另一端接地。
[0013]本發(fā)明的適用于電源管理的Q值調(diào)節(jié)的低輸出電流LD0電路，在寬范圍的負(fù)載情況下保持LD0穩(wěn)定，具有低的輸出電流和較小的芯片面積。具有較好的電壓調(diào)整率和負(fù)載調(diào)整率。
【附圖說明】
[0014]圖1是本發(fā)明適用于電源管理的Q值調(diào)節(jié)的低輸出電流LD0電路的原理框圖；