本發(fā)明涉及一種載荷數(shù)據(jù)處理器的模擬裝置及其實(shí)現(xiàn)方法，屬于衛(wèi)星測試領(lǐng)域。

背景技術(shù)：
在衛(wèi)星數(shù)傳分系統(tǒng)中，隨著衛(wèi)星技術(shù)的發(fā)展，載荷數(shù)據(jù)呈現(xiàn)出傳輸通道多、單向傳輸數(shù)據(jù)量大、碼速率高的特點(diǎn)，為此空間數(shù)據(jù)系統(tǒng)咨詢委員會(huì)(CCSDS)提出了高級(jí)在軌系統(tǒng)(AOS)，為大容量、高速率的寬帶數(shù)據(jù)通信要求提供了解決方案。載荷數(shù)據(jù)處理器是衛(wèi)星數(shù)傳分系統(tǒng)的重要組成部分，采用CCSDS提出的AOS規(guī)范，完成多路載荷數(shù)據(jù)的交織、合路、組幀和分發(fā)，實(shí)現(xiàn)多通道、大容量、高速率的載荷數(shù)據(jù)的高可靠性地傳輸?，F(xiàn)有的載荷數(shù)據(jù)處理器一般與星上載荷設(shè)備和數(shù)傳系統(tǒng)其他設(shè)備相連，共同完成載荷數(shù)據(jù)處理和下傳任務(wù)，由于設(shè)備眾多，連接關(guān)系復(fù)雜，測試出現(xiàn)問題時(shí)，容易出現(xiàn)故障定位困難的問題。

技術(shù)實(shí)現(xiàn)要素：
本發(fā)明目的是為了解決現(xiàn)有的衛(wèi)星數(shù)傳分系統(tǒng)測試過程出現(xiàn)故障定位困難的問題，提供了一種載荷數(shù)據(jù)處理器的模擬裝置及其實(shí)現(xiàn)方法。本發(fā)明所述載荷數(shù)據(jù)處理器的模擬裝置，它包括FPGA、四個(gè)信號(hào)隔離電路、PXI總線接口電路、LVDS接收和發(fā)送接口電路和RS-422數(shù)據(jù)接收和發(fā)送電路，所述LVDS接收和發(fā)送接口電路包括6個(gè)LVDS接收接口電路和2個(gè)LVDS發(fā)送接口電路，所述RS-422數(shù)據(jù)接收和發(fā)送電路包括1個(gè)RS-422同步接收接口電路、1個(gè)RS-422異步接收接口電路和1個(gè)RS-422發(fā)送接口電路，所述6個(gè)LVDS接收接口電路的高速數(shù)據(jù)信號(hào)輸出端分別連接第一信號(hào)隔離電路的高速數(shù)據(jù)信號(hào)輸入端，第一信號(hào)隔離電路的高速數(shù)據(jù)信號(hào)輸出端連接FPGA的高速數(shù)據(jù)信號(hào)輸入端，F(xiàn)PGA的高速數(shù)據(jù)信號(hào)輸出端連接第二信號(hào)隔離電路的高速數(shù)據(jù)信號(hào)輸入端，第二信號(hào)隔離電路的高速數(shù)據(jù)信號(hào)輸出端分別連接2個(gè)LVDS發(fā)送接口電路的高速數(shù)據(jù)信號(hào)輸入端，RS-422同步接收接口電路的同步低速數(shù)據(jù)信號(hào)輸出端連接第三信號(hào)隔離電路的同步低速數(shù)據(jù)信號(hào)輸入端，RS-422異步接收接口電路的異步低速數(shù)據(jù)信號(hào)輸出端連接第三信號(hào)隔離電路的異步低速數(shù)據(jù)信號(hào)輸入端，第三信號(hào)隔離電路的低速數(shù)據(jù)信號(hào)輸出端連接FPGA的低速數(shù)據(jù)信號(hào)輸入端，F(xiàn)PGA的低速數(shù)據(jù)信號(hào)輸出端連接第四信號(hào)隔離電路的低速數(shù)據(jù)信號(hào)輸入端，第四信號(hào)隔離電路的低速數(shù)據(jù)信號(hào)輸出端連接RS-422發(fā)送接口電路的低速數(shù)據(jù)信號(hào)輸入端，F(xiàn)PGA的參數(shù)配置數(shù)據(jù)信號(hào)輸入輸出端連接PXI總線接口電路的參數(shù)配置數(shù)據(jù)信號(hào)輸出輸入端。它還包括SRAM緩存，F(xiàn)PGA的緩存數(shù)據(jù)輸出輸入端連接SRAM緩存的緩存數(shù)據(jù)輸入輸出端。本發(fā)明所述基于載荷數(shù)據(jù)處理器的模擬裝置的實(shí)現(xiàn)方法，實(shí)現(xiàn)該方法的具體過程為：步驟一、FPGA通過PXI總線接口電路接收上位機(jī)發(fā)送的工作參數(shù)配置數(shù)據(jù)；步驟二、FPGA根據(jù)步驟一獲取的配置數(shù)據(jù)進(jìn)行初始化配置；步驟三、FPGA通過LVDS接收和發(fā)送接口電路或RS-422數(shù)據(jù)接收和發(fā)送電路接收載荷數(shù)據(jù)；步驟四、FPGA判斷步驟二接收的載荷數(shù)據(jù)容量大小，如果大于FPGA內(nèi)部的RAM緩存容量則執(zhí)行步驟五，如果是小于等于FPGA內(nèi)部的RAM緩存容量則執(zhí)行步驟六；步驟五、將載荷數(shù)據(jù)存儲(chǔ)在SRAM緩存中，然后執(zhí)行步驟七；步驟六、將載荷數(shù)據(jù)存儲(chǔ)在FPGA內(nèi)的FIFO緩存中，然后執(zhí)行步驟七；步驟七、FPGA將緩存中存儲(chǔ)的數(shù)據(jù)進(jìn)行調(diào)度和AOS組幀；步驟八、判斷緩存的數(shù)據(jù)是否大于等于一幀，如果否則返回步驟七，如果是則執(zhí)行步驟九；步驟九、FPGA通過LVDS接收和發(fā)送接口電路或RS-422數(shù)據(jù)接收和發(fā)送電路將步驟七獲取的數(shù)據(jù)發(fā)送出去。本發(fā)明的優(yōu)點(diǎn)：本發(fā)明所述載荷數(shù)據(jù)處理器的模擬裝置主要應(yīng)用于衛(wèi)星數(shù)傳分系統(tǒng)的測試中，代替真實(shí)的載荷數(shù)據(jù)處理器參與測試，并進(jìn)行快速故障定位。模擬多路載荷數(shù)據(jù)的交織、合路、組幀和分發(fā)的功能，使得從星上載荷數(shù)據(jù)源到地面接收終端的整個(gè)數(shù)傳測試通路構(gòu)成一個(gè)閉環(huán)，實(shí)現(xiàn)數(shù)傳分系統(tǒng)的聯(lián)合調(diào)試和分級(jí)測試診斷。模擬裝置的功能示意圖如圖1所示，它具備多路LVDS高速和RS-422低速載荷數(shù)據(jù)接收通道，多路通道可并行接收載荷數(shù)據(jù)，接收的多路載荷數(shù)據(jù)分別經(jīng)過高速數(shù)據(jù)調(diào)度和低速數(shù)據(jù)調(diào)度并進(jìn)行AOS組幀，再通過幾路LVDS高速和RS-422低速發(fā)送通道將數(shù)據(jù)發(fā)送出去。與真實(shí)的載荷數(shù)據(jù)處理器相比，載荷數(shù)據(jù)處理器模擬裝置可以有效地降低衛(wèi)星地面測試過程中的測試成本，提高測試過程的安全性和可靠性。同時(shí)，由于可以在線調(diào)整模擬裝置的內(nèi)部參數(shù)(包括通道優(yōu)先級(jí)的設(shè)定、工作模式的選擇和數(shù)據(jù)發(fā)送速率的調(diào)整)，使得模擬裝置具有廣泛的通用性，同時(shí)可提高測試效率。附圖說明圖1是本發(fā)明所述的載荷數(shù)據(jù)處理器模擬裝置的功能示意圖；圖2是本發(fā)明所述的載荷數(shù)據(jù)處理器模擬裝置的電路原理示意圖；圖3是本發(fā)明所述的載荷數(shù)據(jù)處理器模擬裝置的FPGA的邏輯框圖；圖4是本發(fā)明所述的基于載荷數(shù)據(jù)處理器模擬裝置的實(shí)現(xiàn)方法的流程框圖；圖5是本發(fā)明所述的載荷數(shù)據(jù)處理器模擬裝置的FPGA的狀態(tài)轉(zhuǎn)換圖。具體實(shí)施方式具體實(shí)施方式一：下面結(jié)合圖2說明本實(shí)施方式，本實(shí)施方式所述載荷數(shù)據(jù)處理器模擬裝置，它包括FPGA1、四個(gè)信號(hào)隔離電路、PXI總線接口電路3、LVDS接收和發(fā)送接口電路和RS-422數(shù)據(jù)接收和發(fā)送電路，所述LVDS接收和發(fā)送接口電路包括6個(gè)LVDS接收接口電路6和2個(gè)LVDS發(fā)送接口電路7，所述RS-422數(shù)據(jù)接收和發(fā)送電路包括1個(gè)RS-422同步接收接口電路8、1個(gè)RS-422異步接收接口電路10和1個(gè)RS-422發(fā)送接口電路9，所述6個(gè)LVDS接收接口電路6的高速數(shù)據(jù)信號(hào)輸出端分別連接第一信號(hào)隔離電路2-1的高速數(shù)據(jù)信號(hào)輸入端，第一信號(hào)隔離電路2-1的高速數(shù)據(jù)信號(hào)輸出端連接FPGA1的高速數(shù)據(jù)信號(hào)輸入端，F(xiàn)PGA1的高速數(shù)據(jù)信號(hào)輸出端連接第二信號(hào)隔離電路2-2的高速數(shù)據(jù)信號(hào)輸入端，第二信號(hào)隔離電路2-2的高速數(shù)據(jù)信號(hào)輸出端分別連接2個(gè)LVDS發(fā)送接口電路7的高速數(shù)據(jù)信號(hào)輸入端，RS-422同步接收接口電路8的同步低速數(shù)據(jù)信號(hào)輸出端連接第三信號(hào)隔離電路2-3的同步低速數(shù)據(jù)信號(hào)輸入端，RS-422異步接收接口電路10的異步低速數(shù)據(jù)信號(hào)輸出端連接第三信號(hào)隔離電路2-3的異步低速數(shù)據(jù)信號(hào)輸入端，第三信號(hào)隔離電路2-3的低速數(shù)據(jù)信號(hào)輸出端連接FPGA1的低速數(shù)據(jù)信號(hào)輸入端，F(xiàn)PGA1的低速數(shù)據(jù)信號(hào)輸出端連接第四信號(hào)隔離電路2-4的低速數(shù)據(jù)信號(hào)輸入端，第四信號(hào)隔離電路2-4的低速數(shù)據(jù)信號(hào)輸出端連接RS-422發(fā)送接口電路9的低速數(shù)據(jù)信號(hào)輸入端，F(xiàn)PGA1的參數(shù)配置數(shù)據(jù)信號(hào)輸入輸出端連接PXI總線接口電路3的參數(shù)配置數(shù)據(jù)信號(hào)輸出輸入端。本實(shí)施方式中，在本發(fā)明所述載荷數(shù)據(jù)處理器的模擬裝置的工作時(shí)，首先通過PXI總線接口電路3接收上位機(jī)對(duì)工作參數(shù)的配置，然后從LVDS接收和發(fā)送接口電路和RS-422同步數(shù)據(jù)接收電路接收載荷數(shù)據(jù)。為了保證測試時(shí)星上設(shè)備的安全，設(shè)計(jì)了信號(hào)隔離電路，使得FPGA系統(tǒng)不受外部接口的影響。具體實(shí)施方式二：下面結(jié)合圖2說明本實(shí)施方式，本實(shí)施方式對(duì)實(shí)施方式一作進(jìn)一步說明，它還包括SRAM緩存5，F(xiàn)PGA1的緩存數(shù)據(jù)輸出輸入端連接SRAM緩存5的緩存數(shù)據(jù)輸入輸出端。本實(shí)施方式中，多數(shù)通道的載荷數(shù)據(jù)經(jīng)過FPGA內(nèi)部FIFO緩存即可，個(gè)別大容量、高速率通道的載荷數(shù)據(jù)需要經(jīng)過SRAM緩存5以免丟幀，緩存的數(shù)據(jù)經(jīng)過調(diào)度和AOS組幀之后，從配置的LVDS接收和發(fā)送接口電路和RS-422同步數(shù)據(jù)接收電路發(fā)送出去。具體實(shí)施方式三：本實(shí)施方式對(duì)實(shí)施方式一作進(jìn)一步說明，所述LVDS接收和發(fā)送接口電路的傳輸速率大于等于96Mbps。具體實(shí)施方式四：本實(shí)施方式對(duì)實(shí)施方式三作進(jìn)一步說明，每個(gè)LVDS接收接口電路6的數(shù)據(jù)傳輸速率最高為96Mpbs。具體實(shí)施方式五：本實(shí)施方式對(duì)實(shí)施方式三作進(jìn)一步說明，每個(gè)LVDS發(fā)送接口電路7的數(shù)據(jù)傳輸速率最高為300Mpbs。具體實(shí)施方式六：本實(shí)施方式對(duì)實(shí)施方式一作進(jìn)一步說明，所述RS-422數(shù)據(jù)接收和發(fā)送電路的最高傳輸速率小于等于10Mbps。具體實(shí)施方式七：本實(shí)施方式對(duì)實(shí)施方式六作進(jìn)一步說明，RS-422同步接收接口電路8的數(shù)據(jù)傳輸速率為500K～10Mbps。具體實(shí)施方式八：本實(shí)施方式對(duì)實(shí)施方式六作進(jìn)一步說明，RS-422異步接收接口電路10的數(shù)據(jù)傳輸速率為9600bps～128000bps。具體實(shí)施方式九：本實(shí)施方式對(duì)實(shí)施方式六作進(jìn)一步說明，RS-422發(fā)送接口電路的數(shù)據(jù)傳輸速率最大為10Mbps。具體實(shí)施方式十：下面結(jié)合圖3和圖4說明本實(shí)施方式，本實(shí)施方式所述基于載荷數(shù)據(jù)處理器模擬裝置的實(shí)現(xiàn)方法，實(shí)現(xiàn)該方法的具體過程為：步驟一、FPGA1通過PXI總線接口電路3接收上位機(jī)發(fā)送的工作參數(shù)配置數(shù)據(jù)；步驟二、FPGA1根據(jù)步驟一獲取的配置數(shù)據(jù)進(jìn)行初始化配置；步驟三、FPGA1通過LVDS接收和發(fā)送接口電路或RS-422數(shù)據(jù)接收和發(fā)送電路接收載荷數(shù)據(jù)；步驟四、FPGA1判斷步驟二接收的載荷數(shù)據(jù)容量大小，如果大于FPGA1內(nèi)部的RAM緩存容量則執(zhí)行步驟五，如果是小于等于FPGA1內(nèi)部的RAM緩存容量則執(zhí)行步驟六；步驟五、將載荷數(shù)據(jù)存儲(chǔ)在SRAM緩存5中，然后執(zhí)行步驟七；步驟六、將載荷數(shù)據(jù)存儲(chǔ)在FPGA1內(nèi)的FIFO緩存中，然后執(zhí)行步驟七；步驟七、FPGA1將緩存中存儲(chǔ)的數(shù)據(jù)進(jìn)行調(diào)度和AOS組幀；步驟八、判斷緩存的數(shù)據(jù)是否大于等于一幀，如果否則返回步驟七，如果是則執(zhí)行步驟九；步驟九、FPGA1通過LVDS接收和發(fā)送接口電路或RS-422數(shù)據(jù)接收和發(fā)送電路將步驟七獲取的數(shù)據(jù)發(fā)送出去。具體實(shí)施方式十一：本實(shí)施方式對(duì)實(shí)施方式十作進(jìn)一步說明，步驟七所述FPGA1將緩存中存儲(chǔ)的數(shù)據(jù)進(jìn)行調(diào)度具體方法為：FPGA1根據(jù)AOS規(guī)范，為不同類型的輸入數(shù)據(jù)各分配一個(gè)虛擬通道VCDU；然后執(zhí)行步驟八。具體實(shí)施方式十二：下面結(jié)合圖3說明本實(shí)施方式，本實(shí)施方式對(duì)實(shí)施方式十一作進(jìn)一步說明，所述為不同類型的輸入數(shù)據(jù)各分配一個(gè)虛擬通道VCDU的分配標(biāo)準(zhǔn)為：第一LVDS接收接口電路6接收的數(shù)據(jù)為高速下行通道高速載荷數(shù)據(jù)時(shí)，分配通道VCDU1；第二LVDS接收接口電路6接收的數(shù)據(jù)為高速下行通道高速載荷數(shù)據(jù)時(shí)，分配通道VCDU2；第三LVDS接收接口電路6接收的數(shù)據(jù)為高速下行通道高速載荷數(shù)據(jù)時(shí)，分配通道VCDU3；第四LVDS接收接口電路6接收的數(shù)據(jù)為高速下行通道高速載荷數(shù)據(jù)時(shí)，分配通道VCDU4；第五LVDS接收接口電路6接收的數(shù)據(jù)為高速下行通道高速載荷數(shù)據(jù)時(shí)，分配通道VCDU5；第六LVDS接收接口電路6接收的數(shù)據(jù)為高速下行通道高速載荷數(shù)據(jù)時(shí)，分配通道VCDU6；RS-422同步接收接口電路8接收的數(shù)據(jù)為高速下行通道低速載荷數(shù)據(jù)時(shí)，分配通道VCDU7；RS-422同步接收接口電路8接收的數(shù)據(jù)為低速下行通道低速載荷數(shù)據(jù)時(shí)，分配通道VCDU9；RS-422異步接收接口電路10接收的數(shù)據(jù)為高速下行通道低速載荷數(shù)據(jù)時(shí)，分配通道VCDU8；RS-422異步接收接口電路10接收的數(shù)據(jù)為低速下行通道低速載荷數(shù)據(jù)時(shí)，分配通道VCDU10。具體實(shí)施方式十三：本實(shí)施方式對(duì)實(shí)施方式十作進(jìn)一步說明，步驟九所述FPGA1將數(shù)據(jù)發(fā)送的工作時(shí)鐘由直接數(shù)字合成單元生成。本實(shí)施方式中，步驟九所述FPGA1將數(shù)據(jù)發(fā)送的工作時(shí)鐘由直接數(shù)字合成單元生成，用于調(diào)整載荷數(shù)據(jù)的發(fā)送速率。載荷數(shù)據(jù)處理器模擬裝置的FPGA邏輯框圖如圖3所示，主要包括載荷數(shù)據(jù)緩存、虛擬信道調(diào)度和AOS組幀三部分。模擬裝置工作時(shí)，首先根據(jù)來自PXI總線的參數(shù)配置數(shù)據(jù)進(jìn)行初始化配置，接收到啟動(dòng)信號(hào)后，多路通道開始并行接收LVDS高速載荷數(shù)據(jù)和RS-422低速載荷數(shù)據(jù)。根據(jù)CCSDS提出的AOS規(guī)范，為不同類型輸入數(shù)據(jù)各分配一個(gè)虛擬信道(VCDU)。每個(gè)虛擬信道對(duì)應(yīng)于一個(gè)FIFO緩存(個(gè)別高速率、大容量通道經(jīng)過SRAM緩存)。緩存中存儲(chǔ)的數(shù)據(jù)超過一幀數(shù)據(jù)的容量時(shí)，就向虛擬信道調(diào)度單元發(fā)出請求，經(jīng)過仲裁之后的虛擬通道VC，由高速通道AOS組幀單元或者低速通道AOS組幀單元將數(shù)據(jù)從已配置的發(fā)送通道發(fā)送出去。其中，虛擬信道調(diào)度策略綜合了靜態(tài)優(yōu)先級(jí)調(diào)度算法和剩余量優(yōu)先調(diào)度算法的思想，即允許不同通道的載荷具有相同的靜態(tài)優(yōu)先級(jí)，在滿足靜態(tài)優(yōu)先級(jí)調(diào)度的前提下，相同靜態(tài)優(yōu)先級(jí)的通道采用剩余量優(yōu)先；發(fā)送載荷數(shù)據(jù)的工作時(shí)鐘的頻率由直接數(shù)字合成(DDS)單元生成，從而調(diào)整載荷數(shù)據(jù)發(fā)送速率。模擬裝置的FPGA1的邏輯狀態(tài)機(jī)如圖5所示，工作流程如下：(1)在模擬裝置初始化完成之后進(jìn)入空閑狀態(tài)；(2)在空閑狀態(tài)下，時(shí)刻檢測通道緩存，當(dāng)檢測到任一通道緩存存滿了一幀載荷數(shù)據(jù)，將向信道調(diào)度單元發(fā)送請求，進(jìn)入信道調(diào)度，并對(duì)優(yōu)先級(jí)最高的信道載荷數(shù)據(jù)進(jìn)行AOS組幀；當(dāng)沒有檢測到請求則由填充幀替代載荷數(shù)據(jù)；(3)數(shù)據(jù)組幀完成之后，將由數(shù)據(jù)發(fā)送單元將載荷數(shù)據(jù)輸出；(4)數(shù)據(jù)發(fā)送完成之后，回到空閑狀態(tài)。載荷數(shù)據(jù)處理模擬裝置能夠有效模擬真實(shí)的星上載荷數(shù)據(jù)處理器，對(duì)多路載荷數(shù)據(jù)進(jìn)行交織、合路、組幀和分發(fā)，使得從星上載荷數(shù)據(jù)源到地面接收終端的整個(gè)數(shù)傳測試通路構(gòu)成一個(gè)閉環(huán)，縮短設(shè)備研發(fā)周期，具有經(jīng)濟(jì)性、安全性和可靠性。本發(fā)明所述載荷數(shù)據(jù)處理器模擬裝置包含多路高速和低速數(shù)據(jù)通道，具備高速數(shù)傳通道工作模式和低速數(shù)傳通道工作模式，并且具備通道優(yōu)先級(jí)可設(shè)定、工作模式可選擇和數(shù)據(jù)發(fā)送速率可調(diào)整等工作參數(shù)可配置功能，能有效地提高測試效率和裝置的通用性。