技術(shù)特征：
1.載荷數(shù)據(jù)處理器的模擬裝置，其特征在于，它包括FPGA(1)、四個(gè)信號(hào)隔離電路、PXI總線接口電路(3)、LVDS接收和發(fā)送接口電路和RS-422數(shù)據(jù)接收和發(fā)送電路，所述LVDS接收和發(fā)送接口電路包括6個(gè)LVDS接收接口電路(6)和2個(gè)LVDS發(fā)送接口電路(7)，所述RS-422數(shù)據(jù)接收和發(fā)送電路包括1個(gè)RS-422同步接收接口電路(8)、1個(gè)RS-422異步接收接口電路(10)和1個(gè)RS-422發(fā)送接口電路(9)，所述6個(gè)LVDS接收接口電路(6)的高速數(shù)據(jù)信號(hào)輸出端分別連接第一信號(hào)隔離電路(2-1)的高速數(shù)據(jù)信號(hào)輸入端，第一信號(hào)隔離電路(2-1)的高速數(shù)據(jù)信號(hào)輸出端連接FPGA(1)的高速數(shù)據(jù)信號(hào)輸入端，F(xiàn)PGA(1)的高速數(shù)據(jù)信號(hào)輸出端連接第二信號(hào)隔離電路(2-2)的高速數(shù)據(jù)信號(hào)輸入端，第二信號(hào)隔離電路(2-2)的高速數(shù)據(jù)信號(hào)輸出端分別連接2個(gè)LVDS發(fā)送接口電路(7)的高速數(shù)據(jù)信號(hào)輸入端，RS-422同步接收接口電路(8)的同步低速數(shù)據(jù)信號(hào)輸出端連接第三信號(hào)隔離電路(2-3)的同步低速數(shù)據(jù)信號(hào)輸入端，RS-422異步接收接口電路(10)的異步低速數(shù)據(jù)信號(hào)輸出端連接第三信號(hào)隔離電路(2-3)的異步低速數(shù)據(jù)信號(hào)輸入端，第三信號(hào)隔離電路(2-3)的低速數(shù)據(jù)信號(hào)輸出端連接FPGA(1)的低速數(shù)據(jù)信號(hào)輸入端，F(xiàn)PGA(1)的低速數(shù)據(jù)信號(hào)輸出端連接第四信號(hào)隔離電路(2-4)的低速數(shù)據(jù)信號(hào)輸入端，第四信號(hào)隔離電路(2-4)的低速數(shù)據(jù)信號(hào)輸出端連接RS-422發(fā)送接口電路(9)的低速數(shù)據(jù)信號(hào)輸入端，F(xiàn)PGA(1)的參數(shù)配置數(shù)據(jù)信號(hào)輸入輸出端連接PXI總線接口電路(3)的參數(shù)配置數(shù)據(jù)信號(hào)輸出輸入端。2.根據(jù)權(quán)利要求1所述載荷數(shù)據(jù)處理器的模擬裝置，其特征在于，它還包括SRAM緩存(5)，F(xiàn)PGA(1)的緩存數(shù)據(jù)輸出輸入端連接SRAM緩存(5)的緩存數(shù)據(jù)輸入輸出端。3.根據(jù)權(quán)利要求1所述載荷數(shù)據(jù)處理器的模擬裝置，其特征在于，所述LVDS接收和發(fā)送接口電路作為高速接收和發(fā)送載荷數(shù)據(jù)的通道，所述高速為該通道的最高傳輸速率大于等于96Mbps。4.根據(jù)權(quán)利要求3所述載荷數(shù)據(jù)處理器的模擬裝置，其特征在于，每個(gè)LVDS接收接口電路(6)的LVDS接收通道數(shù)據(jù)傳輸速率最高為96Mpbs；每個(gè)LVDS發(fā)送接口電路(7)的LVDS發(fā)送通道數(shù)據(jù)傳輸速率最高為300Mpbs。5.根據(jù)權(quán)利要求1所述載荷數(shù)據(jù)處理器的模擬裝置，其特征在于，所述RS-422數(shù)據(jù)接收和發(fā)送電路作為低速接收和發(fā)送載荷數(shù)據(jù)的通道，所述低速為該通道的最高傳輸速率 小于等于10Mbps。6.根據(jù)權(quán)利要求5所述載荷數(shù)據(jù)處理器的模擬裝置，其特征在于，RS-422同步接收接口電路(8)的低速同步接收通道數(shù)據(jù)傳輸速率為500K～10Mbps；RS-422異步接收接口電路(10)的低速異步接收通道數(shù)據(jù)傳輸速率為9600bps～128000bps；RS-422發(fā)送接口電路的低速同步發(fā)送通道數(shù)據(jù)傳輸速率最大為10Mbps。7.基于權(quán)利要求1所述載荷數(shù)據(jù)處理器的模擬裝置的實(shí)現(xiàn)方法，其特征在于，實(shí)現(xiàn)該方法的具體過(guò)程為：步驟一、FPGA(1)通過(guò)PXI總線接口電路(3)接收上位機(jī)發(fā)送的工作參數(shù)配置數(shù)據(jù)；步驟二、FPGA(1)根據(jù)步驟一獲取的配置數(shù)據(jù)進(jìn)行初始化配置；步驟三、FPGA(1)通過(guò)LVDS接收和發(fā)送接口電路或RS-422數(shù)據(jù)接收和發(fā)送電路接收載荷數(shù)據(jù)；步驟四、FPGA(1)判斷步驟二接收的載荷數(shù)據(jù)容量大小，如果大于FPGA(1)內(nèi)部的RAM緩存容量則執(zhí)行步驟五，如果是小于等于FPGA(1)內(nèi)部的RAM緩存容量則執(zhí)行步驟六；步驟五、將載荷數(shù)據(jù)存儲(chǔ)在SRAM緩存(5)中，然后執(zhí)行步驟七；步驟六、將載荷數(shù)據(jù)存儲(chǔ)在FPGA(1)內(nèi)的FIFO緩存中，然后執(zhí)行步驟七；步驟七、FPGA(1)將緩存中存儲(chǔ)的數(shù)據(jù)進(jìn)行調(diào)度和AOS組幀；步驟八、判斷緩存的數(shù)據(jù)是否大于等于一幀，如果否則返回步驟七，如果是則執(zhí)行步驟九；步驟九、FPGA(1)通過(guò)LVDS接收和發(fā)送接口電路或RS-422數(shù)據(jù)接收和發(fā)送電路將步驟七獲取的數(shù)據(jù)發(fā)送出去。8.根據(jù)權(quán)利要求7所述基于載荷數(shù)據(jù)處理器的模擬裝置的實(shí)現(xiàn)方法，其特征在于，步驟七所述FPGA(1)將緩存中存儲(chǔ)的數(shù)據(jù)進(jìn)行調(diào)度具體方法為：FPGA(1)根據(jù)AOS規(guī)范，為不同類型的輸入數(shù)據(jù)各分配一個(gè)虛擬通道VCDU；然后執(zhí)行步驟八。9.根據(jù)權(quán)利要求8所述基于載荷數(shù)據(jù)處理器的模擬裝置的實(shí)現(xiàn)方法，其特征在于，所述為不同類型的輸入數(shù)據(jù)各分配一個(gè)虛擬通道VCDU的分配標(biāo)準(zhǔn)為：第一LVDS接收接口電路(6)接收的數(shù)據(jù)為高速下行通道高速載荷數(shù)據(jù)時(shí)，分配通道VCDU1；第二LVDS接收接口電路(6)接收的數(shù)據(jù)為高速下行通道高速載荷數(shù)據(jù)時(shí)，分配通道VCDU2；第三LVDS接收接口電路(6)接收的數(shù)據(jù)為高速下行通道高速載荷數(shù)據(jù)時(shí)，分配通道VCDU3；第四LVDS接收接口電路(6)接收的數(shù)據(jù)為高速下行通道高速載荷數(shù)據(jù)時(shí)，分配通道VCDU4；第五LVDS接收接口電路(6)接收的數(shù)據(jù)為高速下行通道高速載荷數(shù)據(jù)時(shí)，分配通道VCDU5；第六LVDS接收接口電路(6)接收的數(shù)據(jù)為高速下行通道高速載荷數(shù)據(jù)時(shí)，分配通道VCDU6；RS-422同步接收接口電路(8)接收的數(shù)據(jù)為高速下行通道低速載荷數(shù)據(jù)時(shí)，分配通道VCDU7；RS-422同步接收接口電路(8)接收的數(shù)據(jù)為低速下行通道低速載荷數(shù)據(jù)時(shí)，分配通道VCDU9；RS-422異步接收接口電路(10)接收的數(shù)據(jù)為高速下行通道低速載荷數(shù)據(jù)時(shí)，分配通道VCDU8；RS-422異步接收接口電路(10)接收的數(shù)據(jù)為低速下行通道低速載荷數(shù)據(jù)時(shí)，分配通道VCDU10。10.根據(jù)權(quán)利要求7所述基于載荷數(shù)據(jù)處理器的模擬裝置的實(shí)現(xiàn)方法，其特征在于，步驟九所述FPGA(1)將數(shù)據(jù)發(fā)送的工作時(shí)鐘由直接數(shù)字合成單元生成。