本申請(qǐng)要求2014年6月5日提交的美國(guó)臨時(shí)專利申請(qǐng)No.62/008,447以及2014年6月5日提交的美國(guó)臨時(shí)專利申請(qǐng)No.62/008,449的權(quán)益/優(yōu)先權(quán)，這些申請(qǐng)全文通過(guò)引用并入本文。

技術(shù)領(lǐng)域

本發(fā)明的創(chuàng)新的方面總體涉及多組(bank)存儲(chǔ)器電路，諸如雙管道存儲(chǔ)器電路，并且更具體地涉及系統(tǒng)和方法，所述系統(tǒng)和方法涉及通過(guò)多組雙管道存儲(chǔ)器電路捕獲和傳播地址和寫數(shù)據(jù)。

背景技術(shù)：

在Quad-B2 SRAM中，舉例來(lái)說(shuō)，每個(gè)時(shí)鐘周期可以啟動(dòng)讀和寫的兩個(gè)操作，并且每個(gè)時(shí)鐘周期每個(gè)操作傳送兩節(jié)拍(beat)的數(shù)據(jù)(即，數(shù)據(jù)傳送是DDR一雙倍數(shù)據(jù)速率)。

如圖1中所描繪的，讀操作通過(guò)在K輸入時(shí)鐘101的上升沿處同步地?cái)嘌?assert)R#控制管腳為“低”并且通過(guò)在K輸入時(shí)鐘103的上升處在A地址管腳上同步地提供讀地址來(lái)啟動(dòng)。

寫操作通過(guò)以下來(lái)啟動(dòng)：在K輸入時(shí)鐘102的上升沿處同步地?cái)嘌訵#控制管腳為“低”，在晚半個(gè)周期的K#輸入時(shí)鐘104的上升處在A地址管腳上同步地提供寫地址，在KD輸入時(shí)鐘105的上升沿處在D數(shù)據(jù)管腳上同步地提供第一節(jié)拍的寫數(shù)據(jù)，以及在晚半個(gè)周期的KD#輸入時(shí)鐘106的上升沿處在D數(shù)據(jù)管腳上同步地提供第二節(jié)拍的寫數(shù)據(jù)。

注意，K#輸入時(shí)鐘是K輸入時(shí)鐘的反相，并且KD#輸入時(shí)鐘是KD#輸入時(shí)鐘的反相。K和K#標(biāo)稱為180度異相，與KD和KD#一樣，但是兩對(duì)時(shí)鐘允許具有離開(kāi)180度的某一量的相位偏移。KD/KD#可以與K/K#均步，或者與K/K#物理相同。當(dāng)KD/KD#與K/K#均步時(shí)，它們是相同的頻率，并且從同一個(gè)源時(shí)鐘產(chǎn)生，但是允許具有某一量的相位偏移。

在一些情況下，Quad-B2 SRAM被架構(gòu)為多組雙管道設(shè)備(參見(jiàn)美國(guó)專利申請(qǐng)No.13/327,721)，以使得當(dāng)逐個(gè)周期地啟動(dòng)多對(duì)讀操作和寫操作時(shí)，在以SRAM時(shí)鐘的頻率的一半操作的兩個(gè)管線集合之間交替地對(duì)所述多對(duì)讀操作和寫操作進(jìn)行處理。在隨后的描述中，字母“U”和“V”用于表示和區(qū)分這兩個(gè)管線。

為了促成各種這樣的實(shí)現(xiàn)的雙管道性質(zhì)，如圖18所示，交替的時(shí)鐘周期在內(nèi)部被任意地指定為第一時(shí)鐘周期“U”201和第二時(shí)鐘周期“V”202。第一管線時(shí)鐘Ku和第二管線時(shí)鐘Ku#在內(nèi)部產(chǎn)生，它們中的每一個(gè)是K/K#輸入時(shí)鐘的頻率的一半。第一管線時(shí)鐘Ku 211僅對(duì)于“U”周期的第一半為高，并且第二管線時(shí)鐘Ku#212是時(shí)鐘Ku的反相。第三管線時(shí)鐘Kv和第四管線時(shí)鐘Kv#在內(nèi)部產(chǎn)生，它們中的每一個(gè)是K/K#輸入時(shí)鐘的頻率的一半。第三管線時(shí)鐘Kv 221僅對(duì)于“V”周期的第一半為高，并且第四管線時(shí)鐘Kv#222是第三管線時(shí)鐘Kv的反相。周期指定為“U”和“V”對(duì)用戶是完全透明的。也就是說(shuō)，用戶不必為了使用SRAM而知道周期在內(nèi)部是如何指定的。

附圖說(shuō)明

構(gòu)成本說(shuō)明書(shū)的一部分的附圖示出本文中的創(chuàng)新的各種實(shí)現(xiàn)和方面，并且與描述一起幫助示出本發(fā)明的原理。在附圖中：

圖1是現(xiàn)有的存儲(chǔ)器電路的時(shí)序圖。

圖2是與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性高級(jí)別系統(tǒng)的框圖。

圖3是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性多組雙管道存儲(chǔ)器電路的框圖。

圖4是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性地址輸入電路的框圖。

圖5是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性數(shù)據(jù)輸入電路的框圖。

圖6是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性地址輸入和數(shù)據(jù)輸入電路的時(shí)序圖。

圖7是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性地址輸入電路的框圖。

圖8是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性地址輸入電路的框圖。

圖9是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性數(shù)據(jù)輸入電路的框圖。

圖10是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性數(shù)據(jù)輸入電路的框圖。

圖11是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性地址輸入和數(shù)據(jù)輸入電路的時(shí)序圖。

圖12是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性地址復(fù)用器的框圖。

圖13是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性地址復(fù)用器的框圖。

圖14是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性數(shù)據(jù)復(fù)用器的框圖。

圖15是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性數(shù)據(jù)復(fù)用器的框圖。

圖16-17是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性讀和寫時(shí)序方面的時(shí)序圖。

圖18是現(xiàn)有的存儲(chǔ)器電路的另一個(gè)時(shí)序圖。

圖19是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性多組雙管道存儲(chǔ)器電路的框圖。

圖20是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性地址輸入電路的框圖。

圖21是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性控制輸入鎖存電路的框圖。

圖22是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性解復(fù)用器的框圖。

圖23是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性讀/寫電路的框圖。

圖24是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性地址復(fù)用器的框圖。

圖25是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性地址復(fù)用器的框圖。

圖26是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性數(shù)據(jù)輸入電路的框圖。

圖27是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性數(shù)據(jù)復(fù)用器的框圖。

圖28是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性數(shù)據(jù)復(fù)用器的框圖。

圖29是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性讀和寫時(shí)序方面的時(shí)序圖。

具體實(shí)施方式

現(xiàn)在將對(duì)本文中的發(fā)明詳細(xì)進(jìn)行論述，這些發(fā)明的示例在附圖中示出。以下描述中所闡述的實(shí)現(xiàn)并不代表與本發(fā)明一致的所有實(shí)現(xiàn)。相反，它們僅僅是與和本創(chuàng)新相關(guān)的某些方面一致的一些示例。在任何可能的情況下，相同的標(biāo)號(hào)將在整個(gè)附圖中用于指代相同的或相似的部分。

公開(kāi)了用于捕獲讀地址、寫地址和寫數(shù)據(jù)并且通過(guò)雙半頻管線將它們傳播到多組雙管道Quad-B2 SRAM中的存儲(chǔ)器陣列的系統(tǒng)和方法。本發(fā)明的方面涉及用于捕獲多對(duì)讀地址和寫地址并且通過(guò)兩個(gè)不同的地址輸入管線將它們傳播到每個(gè)存儲(chǔ)器組的實(shí)現(xiàn)，其中每個(gè)地址輸入管線以SRAM的外部時(shí)鐘頻率的一半操作。根據(jù)一些實(shí)現(xiàn)，每個(gè)寫操作捕獲并傳送兩節(jié)拍的寫數(shù)據(jù)，并且通過(guò)兩個(gè)不同的數(shù)據(jù)輸入管線將這兩節(jié)拍的寫數(shù)據(jù)傳播到每個(gè)存儲(chǔ)器組，其中每個(gè)數(shù)據(jù)輸入管線以SRAM的外部時(shí)鐘頻率的一半操作。下面闡述關(guān)于不同實(shí)現(xiàn)的各種細(xì)節(jié)。

在每個(gè)存儲(chǔ)器組處，來(lái)自兩個(gè)地址輸入管線的讀地址流和寫地址流的組地址部分用于確定相關(guān)聯(lián)的讀操作和/或?qū)懖僮魇欠袷轻槍?duì)該特定的組的。

在每個(gè)存儲(chǔ)器組處，如果讀地址和寫地址的組地址部分確定相關(guān)聯(lián)的讀操作和/或?qū)懖僮魇轻槍?duì)該特定的組的，則來(lái)自兩個(gè)地址輸入管線的讀U地址和寫V地址的非組地址部分用于選擇將被讀和/或被寫的組內(nèi)的特定位置。

在每個(gè)存儲(chǔ)器組處，如果寫地址的組地址部分確定相關(guān)聯(lián)的寫操作是針對(duì)該特定的組的，則來(lái)自兩個(gè)數(shù)據(jù)輸入管線的適當(dāng)?shù)膬晒?jié)拍的寫數(shù)據(jù)被選擇為存儲(chǔ)在組內(nèi)的特定位置中，該特定位置是由寫地址的非組地址部分確定的。

圖2是與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的主機(jī)10和多組存儲(chǔ)器電路20的框圖。存儲(chǔ)器電路20在該示例中被示為SRAM，但是本領(lǐng)域的普通技術(shù)人員將理解到，許多其它類型的存儲(chǔ)器可以與本文中所闡述的各種多組存儲(chǔ)器電路結(jié)合使用。存儲(chǔ)器電路20可以包括多組存儲(chǔ)器陣列70，數(shù)據(jù)可以被寫在多組存儲(chǔ)器陣列70中，并且可以從多組存儲(chǔ)器陣列70讀數(shù)據(jù)。存儲(chǔ)器電路20還可以包括讀/寫(R/W)控制電路30、地址電路40、寫數(shù)據(jù)電路50和/或時(shí)鐘電路60。

主機(jī)10可以包括被配置為與存儲(chǔ)器電路20進(jìn)行通信的存儲(chǔ)器控制器15(例如，在該示例中為SRAM控制器)。例如，如下面更詳細(xì)地解釋的，存儲(chǔ)器控制器15可以將第一讀控制R#32和/或第一寫控制W#34信號(hào)發(fā)送到R/W控制電路30，將地址信號(hào)A 42發(fā)送到地址電路40，將數(shù)據(jù)信號(hào)D 52發(fā)送到寫數(shù)據(jù)電路50，將輸入時(shí)鐘信號(hào)KD 54和/或KD#56發(fā)送到寫數(shù)據(jù)電路50，和/或?qū)⑤斎霑r(shí)鐘信號(hào)K 62和/或K#64發(fā)送到R/W控制電路30、地址電路40、寫數(shù)據(jù)電路50以及時(shí)鐘電路60中的一個(gè)或多個(gè)。

R/W控制電路30、地址電路40、寫數(shù)據(jù)電路50和/或時(shí)鐘電路60可以相互通信，并且地址電路40和/或?qū)憯?shù)據(jù)電路50可以與多組存儲(chǔ)器陣列70通信。例如，如下面更詳細(xì)地解釋的，時(shí)鐘電路60可以將時(shí)鐘信號(hào)Ku 66、Ku#68、Kv 72和/或Kv#74供給寫數(shù)據(jù)電路50和/或地址電路50。另外，R/W控制電路30可以將讀和/或?qū)懣刂菩盘?hào)36發(fā)送到地址電路40。地址電路40可以將地址位置數(shù)據(jù)Au 44和/或Av 46發(fā)送到多組存儲(chǔ)器陣列70以指明將被讀出或者被寫的存儲(chǔ)器地址。寫數(shù)據(jù)電路可以將寫數(shù)據(jù)D0u 76、D0v 78、D1u 82和/或D1v 84發(fā)送到多組存儲(chǔ)器陣列70。

圖2示出了主機(jī)10和多組存儲(chǔ)器電路20系統(tǒng)的高級(jí)別示例。以下詳細(xì)的描述提供可以提供涉及通過(guò)多組存儲(chǔ)器電路20捕獲并且傳播地址和寫數(shù)據(jù)的特征和/或優(yōu)點(diǎn)的系統(tǒng)的處理和/或組件的具體示例。

例如，多組雙管道SRAM設(shè)備可以包括存儲(chǔ)器陣列，該存儲(chǔ)器陣列操作存儲(chǔ)器陣列頻率，并且包括多個(gè)SRAM組，其中，每個(gè)SRAM組包括被組織為行和列的矩陣的單端口SRAM存儲(chǔ)器單元塊以及存儲(chǔ)器單元訪問(wèn)電路。所述多個(gè)SRAM組可以同時(shí)工作(active)。存儲(chǔ)器單元訪問(wèn)電路可以包括用于對(duì)于每一個(gè)時(shí)鐘周期在同一個(gè)時(shí)鐘周期中啟動(dòng)讀操作和寫操作的第一讀控制輸入和第一寫控制輸入。存儲(chǔ)器單元訪問(wèn)電路還可以包括第一輸入時(shí)鐘和第二輸入時(shí)鐘，其中，第二輸入時(shí)鐘是第一輸入時(shí)鐘的反相。

在一些實(shí)施例中，訪問(wèn)電路可以被配置為：將交替的時(shí)鐘周期分別指定為第一管線時(shí)鐘周期和第二管線時(shí)鐘周期；產(chǎn)生時(shí)間段為第一和第二輸入時(shí)鐘的兩倍的第一管線時(shí)鐘和第二管線時(shí)鐘，其中，第一管線時(shí)鐘在第一管線時(shí)鐘周期期間為高，并且第二管線時(shí)鐘是第一管線時(shí)鐘的反相；以及產(chǎn)生時(shí)間段為第一和第二輸入時(shí)鐘的兩倍的第三管線時(shí)鐘和第四管線時(shí)鐘，其中，第三管線時(shí)鐘在第二管線時(shí)鐘周期期間為高，并且第四管線時(shí)鐘是第三管線時(shí)鐘的反相。

在一些實(shí)施例中，在任何時(shí)鐘周期中啟動(dòng)的讀操作可以與在同一個(gè)時(shí)鐘周期中啟動(dòng)的寫操作配對(duì)，并且讀操作和寫操作可以對(duì)同一個(gè)SRAM組或者對(duì)不同的SRAM組在兩個(gè)時(shí)鐘周期上順序執(zhí)行。讀操作可以執(zhí)行達(dá)小于兩個(gè)周期，寫操作可以執(zhí)行達(dá)小于或等于一個(gè)周期的持續(xù)時(shí)間，并且讀操作和寫操作的組合持續(xù)時(shí)間可以不超過(guò)兩個(gè)周期。

第一實(shí)施例

圖3是八組雙管道Quad-B2 SRAM實(shí)現(xiàn)的說(shuō)明性框圖。盡管在本文中示出和討論八個(gè)組，但是本領(lǐng)域的普通技術(shù)人員將意識(shí)到，所公開(kāi)的創(chuàng)新可以應(yīng)用于具有其它數(shù)量的組的存儲(chǔ)器電路。第一地址輸入管線AIPu 301和第二地址輸入管線AIPv 302可以用于鎖存讀地址和寫地址，將它們解復(fù)用為單獨(dú)的U讀地址、U寫地址、V讀地址和V寫地址，將U讀地址和U寫地址時(shí)間復(fù)用為可以被用總線運(yùn)送到每個(gè)存儲(chǔ)器組321的單個(gè)U讀/寫地址流Au，以及將V讀地址和V寫地址時(shí)間復(fù)用為可以被用總線運(yùn)送到每個(gè)存儲(chǔ)器組321的單個(gè)V讀/寫地址流Av。輸入380，例如時(shí)鐘/時(shí)序/控制信號(hào)(諸如R#、W#、K和K#)，可以提供給第一地址輸入管線。類似地，輸入390，例如時(shí)鐘/時(shí)序/控制信號(hào)(諸如K、K#、KD和KD#)，可以提供給第二地址輸入管線302。

第一數(shù)據(jù)輸入管線DIPu 302和第二數(shù)據(jù)輸入管線DIPv 303可以用于鎖存兩個(gè)節(jié)拍的寫數(shù)據(jù)，并且將它們解復(fù)用為單獨(dú)的U節(jié)拍一寫數(shù)據(jù)流D0u、U節(jié)拍二寫數(shù)據(jù)流D1u、V節(jié)拍一寫數(shù)據(jù)流D0v和V節(jié)拍二寫數(shù)據(jù)流D1v，這些寫數(shù)據(jù)流可以被用總線運(yùn)送到每個(gè)存儲(chǔ)器組321。

在每個(gè)存儲(chǔ)器組處，2：1復(fù)用器311可以選擇Au和Av讀/寫地址流中的哪些地址用于對(duì)組321進(jìn)行讀和/或?qū)憽?/p>

在每個(gè)存儲(chǔ)器組處，一個(gè)2：1復(fù)用器312可以從D0u寫數(shù)據(jù)流和D0v寫數(shù)據(jù)流選擇哪個(gè)節(jié)拍一寫數(shù)據(jù)用于對(duì)組321進(jìn)行寫，并且第二個(gè)2：1復(fù)用器312可以用于從D1u寫數(shù)據(jù)流和D1v寫數(shù)據(jù)流選擇哪個(gè)節(jié)拍二寫數(shù)據(jù)用于對(duì)組321進(jìn)行寫。

下面描述第一實(shí)現(xiàn)的兩個(gè)示例。在每個(gè)示例中，在第一U周期中啟動(dòng)的讀操作可以與在第一U周期(但不一定是同一個(gè)第一U周期)中啟動(dòng)的寫操作配對(duì)，并且這兩個(gè)操作可以對(duì)同一個(gè)存儲(chǔ)器組或者對(duì)不同的組在兩個(gè)周期上順序執(zhí)行。結(jié)合起來(lái)，相關(guān)聯(lián)的讀和寫地址可以通過(guò)第一地址輸入管線AIPu 301和2：1A復(fù)用器321傳播到每個(gè)存儲(chǔ)器組321，并且相關(guān)聯(lián)的寫數(shù)據(jù)可以通過(guò)第一數(shù)據(jù)輸入管線DIPu303和2：1D復(fù)用器312傳播到每個(gè)存儲(chǔ)器組321。

在第二V周期中啟動(dòng)的讀操作可以與在第二V周期(但不一定是同一個(gè)第二V周期)中啟動(dòng)的寫操作配對(duì)，并且這兩個(gè)操作可以對(duì)同一個(gè)存儲(chǔ)器組或者對(duì)不同的組在兩個(gè)周期上順序執(zhí)行。結(jié)合起來(lái)，讀和寫相關(guān)聯(lián)的地址可以通過(guò)第二地址輸入管線AIPv 302和2：1A復(fù)用器321傳播到每個(gè)存儲(chǔ)器組321，并且相關(guān)聯(lián)的寫數(shù)據(jù)可以通過(guò)第二數(shù)據(jù)輸入管線DIPv 304和2：1D復(fù)用器312傳播到每個(gè)存儲(chǔ)器組321。

AIPu/v和DIPu/v實(shí)現(xiàn)可以基于包括/不包括寫緩沖而不同。對(duì)于兩個(gè)實(shí)現(xiàn)，每個(gè)存儲(chǔ)器組處的地址和數(shù)據(jù)復(fù)用可以是相同的。

注意，因?yàn)樵趦蓚€(gè)周期上可以執(zhí)行多對(duì)讀操作和寫操作，而每一個(gè)周期可以啟動(dòng)多對(duì)讀操作和寫操作，所以當(dāng)啟動(dòng)新的一對(duì)讀操作和寫操作時(shí)，一個(gè)或兩個(gè)存儲(chǔ)器組可能是繁忙的(即，在被訪問(wèn)之中)。用戶可以操作存儲(chǔ)器以避免“組沖突”-即，避免讀由于先前的讀操作和寫操作而導(dǎo)致繁忙的組。

還注意，就本文中的創(chuàng)新的方面而言，當(dāng)對(duì)同一個(gè)組啟動(dòng)的讀和寫操作在兩個(gè)周期上順序執(zhí)行時(shí)，每個(gè)操作可以不一定在一個(gè)周期內(nèi)執(zhí)行。相反，讀操作可以在大于一個(gè)周期中執(zhí)行，并且寫操作可以在小于一個(gè)周期中執(zhí)行，前提是例如兩個(gè)操作的組合持續(xù)時(shí)間不大于兩個(gè)周期。該概念在圖16中示出，下面進(jìn)一步闡述。

示例1

地址輸入方面

下面描述對(duì)于地址輸入和數(shù)據(jù)輸入中的每一個(gè)不具有寫緩沖的實(shí)現(xiàn)的第一示例。關(guān)于如圖4所示的地址輸入，六個(gè)寄存器(或鎖存器)401、402、421、422、423、424以及兩個(gè)復(fù)用器441、442可以用于實(shí)現(xiàn)第一地址輸入管線AIPu和第二地址輸入管線AIPv。如圖4中所描繪的，六個(gè)寄存器可以分為兩個(gè)群組(group)，每個(gè)群組三個(gè)，一個(gè)群組(401、421、422)用于讀地址路徑，并且一個(gè)群組(402、423、424)用于寫地址路徑。

讀地址路徑中的三個(gè)寄存器可以以兩級(jí)實(shí)現(xiàn)。第一級(jí)可以包括一個(gè)寄存器RA 401，該寄存器RA 401可以每一個(gè)周期使用第一時(shí)鐘K62的上升沿來(lái)捕獲讀地址，而不管第一讀控制R#32在該時(shí)鐘邊沿處是被捕獲為“低”還是“高”；因此，如果在該周期中沒(méi)有啟動(dòng)讀操作，則捕獲的地址可以不被使用。第二級(jí)可以包括兩個(gè)寄存器RAu 421和RAv 422。RAu 421可以使用第一管線時(shí)鐘Ku 66的上升沿來(lái)重新鎖存來(lái)自RA 401的讀地址，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的U讀地址。RAv 422可以使用第三管線時(shí)鐘Kv 72的上升沿來(lái)重新鎖存來(lái)自RA 401的讀地址，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的V讀地址。

寫地址路徑中的三個(gè)寄存器可以以兩級(jí)實(shí)現(xiàn)。第一級(jí)路徑可以包括一個(gè)寄存器WA 402，該寄存器WA 402可以使用第二輸入時(shí)鐘K#64的上升沿來(lái)捕獲寫地址。在一個(gè)實(shí)施例中，第二輸入時(shí)鐘K#64的上升沿可以僅用于第一寫控制W 86在第一輸入時(shí)鐘K 62的前一個(gè)上升沿處被捕獲為“低”的周期中；因此，捕獲的寫地址可以總是被使用，并且在不啟動(dòng)寫操作的那些周期中可以節(jié)省功率。第二級(jí)可以包括兩個(gè)寄存器WAu 423和WAv 424。WAu 423可以使用第二管線時(shí)鐘Ku#68的上升沿來(lái)重新鎖存來(lái)自WA 402的寫地址，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的U寫地址。WAv 424可以使用第四管線時(shí)鐘Kv#74的上升沿來(lái)重新鎖存來(lái)自WA 402的寫地址，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的V寫地址。

第一復(fù)用器Mu 441可以用于將U讀地址和寫地址時(shí)間復(fù)用為單個(gè)U讀/寫地址流AU，該單個(gè)U讀/寫地址流AU可以被用總線運(yùn)送到每個(gè)存儲(chǔ)器組321。第一脈沖Ru 451可以是從第一管線時(shí)鐘Ku 66得到的、可以使U讀地址被選擇的單發(fā)脈沖，并且在慢的操作頻率下，可以短于一個(gè)周期，或者在最大的操作頻率下，可以長(zhǎng)于一個(gè)周期。當(dāng)Ru 451短于一個(gè)周期時(shí)，第二脈沖Wu 461可以是從Kv 72得到的單發(fā)脈沖，或者當(dāng)Ru 451長(zhǎng)于一個(gè)周期時(shí)，第二脈沖Wu 461可以從Ru 451完成自定時(shí)，從而使U寫地址被選擇。換句話說(shuō)，Wu 461可以是從邏輯函數(shù)“NOT(Ru)AND Kv”得到的單發(fā)脈沖。像WA 402寄存器那樣，一個(gè)實(shí)現(xiàn)可以提供，Wu僅當(dāng)U周期中啟動(dòng)寫操作時(shí)(即，當(dāng)W 86在U周期中在K 62的上升沿處被捕獲為“低”時(shí))才變?yōu)楣ぷ?；因此，Au僅在啟動(dòng)寫操作時(shí)才可以從U讀地址變?yōu)閁寫地址，而在不啟動(dòng)寫操作的那些周期中可以節(jié)省功率。

第二復(fù)用器Mv 442可以用于將V讀地址和寫地址時(shí)間復(fù)用為單個(gè)V讀/寫地址流AV，該單個(gè)V讀/寫地址流AV可以被用總線運(yùn)送到每個(gè)存儲(chǔ)器組321。第三脈沖Rv 452可以是從第三管線時(shí)鐘Kv 72得到的、可以使V讀地址被選擇的單發(fā)脈沖，并且在慢的操作頻率下，可以短于一個(gè)周期，或者在最大的操作頻率下，可以長(zhǎng)于一個(gè)周期。當(dāng)Rv 452短于一個(gè)周期時(shí)，第四脈沖Wv 462可以是從Ku 66得到的單發(fā)脈沖，或者當(dāng)Rv 452長(zhǎng)于一個(gè)周期時(shí)，第四脈沖Wv 462可以從Rv 452完成自定時(shí)，從而使V寫地址被選擇。換句話說(shuō)，Wv 462可以是從邏輯函數(shù)“NOT(Rv)AND Ku”得到的單發(fā)脈沖。像WA 402寄存器那樣，一個(gè)實(shí)現(xiàn)可以提供，Wv 462僅當(dāng)V周期中啟動(dòng)寫操作時(shí)(即，當(dāng)W 86在V周期中在K 62的上升沿處被捕獲為“低”時(shí))才變?yōu)楣ぷ?；因此，Av僅在啟動(dòng)寫操作時(shí)才可以從V讀地址變?yōu)閂寫地址，而在不啟動(dòng)寫操作的那些周期中可以節(jié)省功率。

在一些實(shí)現(xiàn)中，寄存器RA 401、Rau 421、WA 402、WAu 423和復(fù)用器Mu 441可以構(gòu)成AIPu 301，并且寄存器RA 401、RAv 422、WA 402、WAv 424和復(fù)用器Mv 442可以構(gòu)成AIPv 302。

在這樣的實(shí)現(xiàn)中，在任何U周期中啟動(dòng)的讀可以與在同一個(gè)U周期中啟動(dòng)的寫配對(duì)。在任何V周期中啟動(dòng)的讀可以與在同一個(gè)V周期中啟動(dòng)的寫配對(duì)。

注意，在圖4中，在寫地址被WAu 423和WAv 424捕獲之前示出寫地址預(yù)解碼412(在這種情況下，需要一個(gè)寫地址預(yù)解碼邏輯集)，而在讀地址被RAu 421和RAv 422捕獲之后示出讀地址預(yù)解碼431、432(在這種情況下，需要兩個(gè)讀地址預(yù)解碼邏輯集)。該特定的描繪僅僅是出于說(shuō)明性的目的；在實(shí)踐中，寫地址預(yù)解碼和讀地址預(yù)解碼可以在Mu和Mv之前的任何時(shí)間進(jìn)行。

數(shù)據(jù)輸入方面

在另一個(gè)實(shí)現(xiàn)中，八個(gè)寄存器(或鎖存器)可以用于實(shí)現(xiàn)DIPu和DIPv。如圖5中所描繪的，八個(gè)寄存器501、502、511、512、521、522、523、524可以分為兩個(gè)群組，每個(gè)群組四個(gè)，其中一個(gè)群組(501、511、521、522)用于節(jié)拍一寫數(shù)據(jù)，并且一個(gè)群組(502、512、523、524)用于節(jié)拍二寫數(shù)據(jù)。

節(jié)拍一寫數(shù)據(jù)路徑中的四個(gè)寄存器可以以三級(jí)實(shí)現(xiàn)。第一級(jí)可以包括一個(gè)寄存器D0KD 501，該寄存器D0KD 501可以每一個(gè)周期使用第一數(shù)據(jù)輸入時(shí)鐘KD 54的上升沿來(lái)捕獲節(jié)拍一寫數(shù)據(jù)，而不管W#在同一個(gè)時(shí)鐘中在第一輸入時(shí)鐘K 62的上升沿處是被捕獲為“低”還是“高”；因此，如果在該周期中沒(méi)有啟動(dòng)寫操作，則捕獲的數(shù)據(jù)可以不被使用。

第二級(jí)可以包括一個(gè)寄存器D0K 511，該寄存器D0K 511可以使用第二輸入時(shí)鐘K#64的上升沿來(lái)重新鎖存來(lái)自D0KD 501的節(jié)拍一寫數(shù)據(jù)，從而將該數(shù)據(jù)從第一數(shù)據(jù)輸入時(shí)鐘KD 54時(shí)鐘域轉(zhuǎn)換到第一輸入時(shí)鐘K 62時(shí)鐘域。

第三級(jí)可以包括兩個(gè)寄存器D0Ku 521和D0Kv 522。D0Ku 521可以使用第三管線時(shí)鐘Kv 72的上升沿來(lái)重新鎖存來(lái)自D0KD 501的節(jié)拍一寫數(shù)據(jù)，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的U節(jié)拍一寫數(shù)據(jù)。D0Kv 522可以使用第一管線時(shí)鐘Ku 66的上升沿來(lái)重新鎖存來(lái)自D0K 511的節(jié)拍一寫數(shù)據(jù)，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的V節(jié)拍一寫數(shù)據(jù)。

節(jié)拍二寫數(shù)據(jù)路徑中的四個(gè)寄存器可以以三級(jí)實(shí)現(xiàn)。第一級(jí)可以包括一個(gè)寄存器D1KD 502，該寄存器D1KD 502可以每一個(gè)周期使用第一數(shù)據(jù)輸入時(shí)鐘KD#56的上升沿來(lái)捕獲節(jié)拍二寫數(shù)據(jù)，而不管W#在同一個(gè)周期中在第一輸入時(shí)鐘K 62的上升沿處是被捕獲為“低”還是“高”；因此，如果在該周期中沒(méi)有啟動(dòng)寫操作，則捕獲的數(shù)據(jù)可以不被使用。

第二級(jí)可以包括一個(gè)寄存器D1K 512，該寄存器D1K 512可以使用第一輸入時(shí)鐘K 62的上升沿來(lái)重新鎖存來(lái)自D1KD 502的節(jié)拍二寫數(shù)據(jù)，從而將該數(shù)據(jù)從第一數(shù)據(jù)輸入KD時(shí)鐘域轉(zhuǎn)換到K時(shí)鐘域。

第三級(jí)可以包括兩個(gè)寄存器D1Ku 523和D1Kv 524。D1Ku可以使用第三管線時(shí)鐘Kv 72的上升沿來(lái)重新鎖存來(lái)自D1K 512的節(jié)拍二寫數(shù)據(jù)，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的U節(jié)拍二寫數(shù)據(jù)。D1Kv 524可以使用第一管線時(shí)鐘Ku 66的上升沿來(lái)重新鎖存來(lái)自D1K 512的節(jié)拍二寫數(shù)據(jù)，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的V節(jié)拍二寫數(shù)據(jù)。

在一些實(shí)現(xiàn)中，寄存器D0KD 501、D0K 511、D0Ku 521、D1KD502、D1K 512和D1Ku 523可以共同構(gòu)成DIPu，并且寄存器D0KD501、D0K 511、D0Kv 522、D1KD 502、D1K 512和D1Kv 524可以共同構(gòu)成DIPv。

注意，寫數(shù)據(jù)路徑中的第一級(jí)和第二級(jí)的實(shí)現(xiàn)可以允許第一數(shù)據(jù)輸入時(shí)鐘KD 54時(shí)鐘邊沿領(lǐng)先于或落后于相應(yīng)的K 62時(shí)鐘邊沿大約半個(gè)周期。

圖6描繪了與圖4和5和/或能夠執(zhí)行以上關(guān)于圖4和5描述的功能的任何其它電路實(shí)現(xiàn)相關(guān)聯(lián)的信號(hào)時(shí)序。

注意，在該示例中，如由圖6中的重疊的Au 441和Av 442地址所示，每個(gè)新的讀操作(在一個(gè)管道中)與前一個(gè)周期的讀操作和寫操作兩者(在另一個(gè)管道中)重疊。因此，當(dāng)在周期“n”中啟動(dòng)讀操作時(shí)，該讀操作必須是針對(duì)與在周期“n-1”中被讀的組以及在周期“n-1”中被寫的組不同的組。在該特定的實(shí)現(xiàn)中，這些可以是唯一的組沖突約束，除非例如由用戶或應(yīng)用指明其它的組沖突約束。

示例2

下面提供具有寫緩沖特征的另一個(gè)實(shí)現(xiàn)。寫緩沖可以通過(guò)例如將附加的寄存器(或鎖存器)級(jí)(稱為“寫緩沖器”)插入在寫地址路徑和寫數(shù)據(jù)路徑中以使得寫操作在它們被啟動(dòng)之后被執(zhí)行某個(gè)數(shù)量的周期來(lái)促成。

地址輸入方面

大于或等于一個(gè)的任何數(shù)量的寫緩沖器可以在寫地址被劃分(split)到U管線和V管線中之后插入在第一地址輸入管線AIPu和第二地址輸入管線AIPv中。

圖7示出了在寫地址被劃分到U管線和V管線中之后插入在第一地址輸入管線AIPu和第二地址輸入管線AIPv中的“n”級(jí)附加寄存器(與圖4相比較)。具體地，WAB1u 723和WAB1v 724表示第一級(jí)附加寄存器，并且WABnu 725和WABnv 726表示第n級(jí)附加寄存器。

圖8示出了兩級(jí)寫緩沖的一個(gè)實(shí)現(xiàn)，在該實(shí)現(xiàn)中，兩個(gè)附加寄存器在寫地址被劃分到U管線和V管線中之后插入在第一地址輸入管線AIPu和第二地址輸入管線AIPv中。因此，在該示例中，總共十個(gè)寄存器(801、802和821-828)以及兩個(gè)復(fù)用器(841和842)可以用于實(shí)現(xiàn)第一地址輸入管線AIPu和第二地址輸入管線AIPv。

如圖8所示，十個(gè)寄存器可以分為三個(gè)(801、821、822)的群組和七個(gè)(802和823-828)的群組；該三個(gè)的群組可以用于讀地址路徑，并且該七個(gè)的群組可以用于寫地址路徑。

在一個(gè)實(shí)現(xiàn)中，類似于圖4，讀地址路徑中的三個(gè)寄存器可以以兩級(jí)實(shí)現(xiàn)。

在一些實(shí)現(xiàn)中，寫地址路徑中的七個(gè)寄存器可以以四級(jí)實(shí)現(xiàn)。第一級(jí)可以包括與圖4中的WA 402類似的一個(gè)寄存器WA 802。

第二級(jí)可以包括兩個(gè)寄存器WAB1u 823和WAB1v 824。WAB1u823可以是插入在AIPu的寫地址路徑中的第一“寫緩沖器”。WAB1u823可以使用第三管線時(shí)鐘Kv 72的上升沿來(lái)重新鎖存來(lái)自WA 802的寫地址，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的U寫地址。WAB1v 824可以是插入在AIPv的寫地址路徑中的第一“寫緩沖器”。WAB1v 824可以使用第一管線時(shí)鐘Ku 66的上升沿來(lái)重新鎖存來(lái)自WA 802的寫地址，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的V寫地址。

第三級(jí)可以包括兩個(gè)寄存器WAB2u 825和WAB2v 826。WAB2u825可以是插入在地址輸入管線AIPu的寫地址路徑中的第二“寫緩沖器”。WAB2u 825可以使用第三管線時(shí)鐘Kv 72的上升沿來(lái)重新鎖存來(lái)自WA 802的寫地址，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的U寫地址。WAB2v 826是插入在AIPv的寫地址路徑中的第二“寫緩沖器”。WAB2v 826可以使用第一管線時(shí)鐘Ku 66的上升沿來(lái)重新鎖存寫地址，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的V寫地址。

第四級(jí)可以包括兩個(gè)寄存器WAu 827和WAv 828。WAu 827可以是地址輸入管線AIPu的寫地址路徑中的最后一個(gè)寄存器。WAu 827可以在功能上等同于圖4中的WAu 423，除了WAu 827可以使用Ku66(而不是Ku#68)的上升沿來(lái)重新鎖存來(lái)自WAB2u 825的寫地址，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的U寫地址之外。WAv 828可以是AIPv的寫地址路徑中的最后一個(gè)寄存器。WAv 828可以在功能上等同于圖4中的WAv 424，除了WAv 828可以使用Kv 72(而不是Kv#74)的上升沿來(lái)重新鎖存來(lái)自WAB2v 826的寫地址，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的V寫地址之外。

兩個(gè)復(fù)用器Mu 841和Mv 842可以在功能上與圖4中的Mu 441和Mv 442相同。

寄存器RA 801、Rau 821、WA 802、WAB1u 823、WAB2u 825、WAu 827和復(fù)用器Mu 841可以共同構(gòu)成AIPu，并且寄存器RA 801、RAv 822、WA 802、WAB1v 824、WAB2v 826、WAv 828和復(fù)用器Mv 842可以共同構(gòu)成AIPv。

在該實(shí)現(xiàn)中，在任何U周期中啟動(dòng)的讀可以與在四個(gè)周期以前的U周期中啟動(dòng)的寫配對(duì)。在任何V周期中啟動(dòng)的讀可以與在以四個(gè)周期以前的V周期中啟動(dòng)的寫配對(duì)。

注意，在圖8中，在寫地址被WAB1u和WAB1v捕獲之前示出寫地址預(yù)解碼812(在這種情況下，需要一個(gè)寫地址預(yù)解碼邏輯集)，而在讀地址被RAu 821和RAv 822捕獲之后示出讀地址預(yù)解碼831、832(在這種情況下，需要兩個(gè)讀地址預(yù)解碼邏輯集)。該特定的描繪僅僅是出于說(shuō)明性的目的；在實(shí)踐中，寫地址預(yù)解碼和讀地址預(yù)解碼可以在Mu和Mv之前的任何時(shí)間進(jìn)行。

數(shù)據(jù)輸入方面

大于或等于一個(gè)的任何數(shù)量的寫緩沖器可以在兩節(jié)拍的寫數(shù)據(jù)被劃分到U管線和V管線中之后插入在DIPu和DIPv中，但是插入的數(shù)量必須與插入在AIPu和AIPv中的數(shù)量相同，以使得寫數(shù)據(jù)保持與其相關(guān)聯(lián)的寫地址對(duì)齊。

這樣的特征在圖9中通過(guò)示例的方式示出，在圖9中，“n”級(jí)附加寄存器在兩節(jié)拍的寫數(shù)據(jù)被劃分到U管線和V管線中之后插入在DIPu和DIPv中(與圖5相比較)。具體地，D0B1u 921、D0B1v 922、D1B1u 923和D1B1v 924表示第一級(jí)附加寄存器，并且D0Bnu 931、D0Bnv 932、D1Bnu 933和D1Bnv 934表示第n級(jí)附加寄存器。

圖10示出了兩級(jí)寫緩沖的示例，在該示例中，兩個(gè)附加寄存器在節(jié)拍一寫數(shù)據(jù)被劃分到U管線和V管線中之后插入在DIPu和DIPv中，并且兩個(gè)附加寄存器在節(jié)拍二寫數(shù)據(jù)被劃分到U管線和V管線中之后插入在DIPu和DIPv中，從而匹配圖8所示的寫地址的兩級(jí)寫緩沖。另外，DIPu和DIPv的起始部分(在節(jié)拍一和節(jié)拍二寫數(shù)據(jù)被劃分到U管線和V管線中之前)已從四個(gè)寄存器/鎖存器擴(kuò)展到九個(gè)寄存器/鎖存器，以示出該部分的替代的基于鎖存器的實(shí)現(xiàn)。因此，在該示例中，總共二十一個(gè)寄存器/鎖存器用于實(shí)現(xiàn)DIPu和DIPv。

如圖10中所描繪的，二十一個(gè)寄存器/鎖存器可以分為十一個(gè)(1001、1003、1011、1013、1015、1021、1022、1031、1032、1041、1042)的群組和十個(gè)(1002、1004、1014、1016、1023、1024、1033、1034、1043、1044)的群組；該十一個(gè)的群組可以用于節(jié)拍一寫數(shù)據(jù)路徑，并且該十個(gè)的群組可以用于節(jié)拍二寫數(shù)據(jù)路徑。

根據(jù)一個(gè)說(shuō)明性的實(shí)現(xiàn)，例如，節(jié)拍一寫數(shù)據(jù)路徑中的十一個(gè)寄存器可以以八級(jí)實(shí)現(xiàn)。

第一級(jí)可以包括與圖5中的D0KD 501類似的一個(gè)寄存器D0KDa1001。D0KDa 1001可以每一個(gè)周期使用第一數(shù)據(jù)輸入時(shí)鐘KD 54的上升沿來(lái)捕獲節(jié)拍一寫數(shù)據(jù)，而不管W#在同一個(gè)時(shí)鐘中在第一輸入時(shí)鐘K 62的上升沿處是被捕獲為“低”還是“高”；因此，如果在該周期中沒(méi)有啟動(dòng)寫操作，則捕獲的數(shù)據(jù)可以不被使用。

第二級(jí)可以包括一個(gè)鎖存器D0KDb 1003。D0KDb 1003可以使用第二數(shù)據(jù)輸入時(shí)鐘KD#56來(lái)重新鎖存來(lái)自D0KDa 1001的節(jié)拍一寫數(shù)據(jù)。該鎖存器在KD#56為“低”時(shí)可以是透明的，并且當(dāng)KD#56變“高”時(shí)可以鎖存。

第三級(jí)可以包括一個(gè)鎖存器D0Ka 1011，該鎖存器D0Ka 1011可以使用K#64來(lái)重新鎖存來(lái)自D0KDb 1003的節(jié)拍一寫數(shù)據(jù)，從而將該數(shù)據(jù)從第一數(shù)據(jù)輸入時(shí)鐘KD 54時(shí)鐘域轉(zhuǎn)換到輸入時(shí)鐘K 62時(shí)鐘域。該鎖存器在K#64為“低”時(shí)可以是透明的，并且當(dāng)K#64變“高”時(shí)可以鎖存。

第四級(jí)可以包括一個(gè)鎖存器D0Kb 1013。D0Kb可以使用K 62來(lái)重新鎖存來(lái)自D0Ka 1011的節(jié)拍一寫數(shù)據(jù)。該鎖存器在K 62為“低”時(shí)可以是透明的，并且當(dāng)K 62變“高”時(shí)可以鎖存。

第五級(jí)可以包括一個(gè)鎖存器D0Kc 1015，該鎖存器D0Kc 1015可以使用K#64來(lái)重新鎖存來(lái)自D0Kb 1013的節(jié)拍一寫數(shù)據(jù)。該鎖存器在K#64為“低”時(shí)可以是透明的，并且當(dāng)K#64變“高”時(shí)可以鎖存。

第六級(jí)可以包括兩個(gè)寄存器D0B1u 1021和D0B1v 1022。D0B1u1021可以是插入在DIPu的節(jié)拍一寫數(shù)據(jù)路徑中的第一“寫緩沖器”。D0B1u 1021可以使用第四管線時(shí)鐘Kv#74的上升沿來(lái)重新鎖存來(lái)自D0Kc 1015的節(jié)拍一寫數(shù)據(jù)，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的U節(jié)拍一寫數(shù)據(jù)。D0B1v 1022可以是插入在DIPv的節(jié)拍一寫數(shù)據(jù)路徑中的第一“寫緩沖器”。D0B1v 1022可以使用第二管線時(shí)鐘Ku#68的上升沿來(lái)重新鎖存來(lái)自D0Kc 1015的節(jié)拍一寫數(shù)據(jù)，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的V節(jié)拍一寫數(shù)據(jù)。

第七級(jí)可以包括兩個(gè)寄存器D0B2u 1031和D0B2v 1032。D0B2u1031可以是插入在DIPu的節(jié)拍一寫數(shù)據(jù)路徑中的第二“寫緩沖器”。D0B2u 1031可以使用第三管線時(shí)鐘Kv 72的上升沿來(lái)重新鎖存來(lái)自D0B1u 1021的節(jié)拍一寫數(shù)據(jù)，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的U節(jié)拍一寫數(shù)據(jù)。D0B2v 1032可以是插入在DIPv的節(jié)拍一寫數(shù)據(jù)路徑中的第二“寫緩沖器”。D0B2v 1032可以使用第一管線時(shí)鐘Ku的上升沿來(lái)重新鎖存來(lái)自D0B1v 1022的節(jié)拍一寫數(shù)據(jù)，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的V節(jié)拍一寫數(shù)據(jù)。

第八級(jí)可以包括兩個(gè)寄存器D0Ku 1041和D0Kv 1042。D0Ku1041可以是DIPu的節(jié)拍一寫數(shù)據(jù)路徑中的最后一個(gè)寄存器。D0Ku1041可以在功能上等同于圖5中的D0Ku 521，除了它可以使用第一管線時(shí)鐘Ku 66(而不是Kv 72)的上升沿來(lái)重新鎖存來(lái)自D0B2u 1031的節(jié)拍一寫數(shù)據(jù)，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的U節(jié)拍一寫數(shù)據(jù)之外。D0Kv 1042可以是DIPv的節(jié)拍一寫數(shù)據(jù)路徑中的最后一個(gè)寄存器。D0Kv 1042可以在功能上等同于圖5中的D0Kv 522，除了它可以使用第三管線時(shí)鐘Kv 72(而不是Ku 66)的上升沿來(lái)重新鎖存來(lái)自D0B2v 1032的節(jié)拍一寫數(shù)據(jù)，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的V節(jié)拍一寫數(shù)據(jù)之外。

節(jié)拍二寫數(shù)據(jù)路徑中的十個(gè)寄存器可以以七級(jí)實(shí)現(xiàn)。第一級(jí)可以包括與圖5中的D1KD 502類似的一個(gè)寄存器D1KDa 1002。D0KDa1002可以每一個(gè)周期使用第二數(shù)據(jù)輸入時(shí)鐘KD#56的上升沿來(lái)捕獲節(jié)拍二寫數(shù)據(jù)，而不管W#在同一個(gè)時(shí)鐘中在第一輸入時(shí)鐘K 62的上升沿處是被捕獲為“低”還是“高”；因此，如果在該周期中沒(méi)有啟動(dòng)寫操作，則捕獲的數(shù)據(jù)可以不被使用。

第二級(jí)可以包括一個(gè)鎖存器D1KDb 1004，該鎖存器D1KDb 1004可以使用第一數(shù)據(jù)輸入時(shí)鐘KD 54來(lái)重新鎖存來(lái)自D1KDa 1002的節(jié)拍二寫數(shù)據(jù)。該鎖存器在KD 54為“低”時(shí)可以是透明的，并且當(dāng)KD 54變“高”時(shí)可以鎖存。

第三級(jí)可以包括一個(gè)鎖存器D1Kb 1014，該鎖存器D1Kb 1014可以使用第一輸入時(shí)鐘K 62來(lái)重新鎖存來(lái)自D1KDb 1004的節(jié)拍二寫數(shù)據(jù)，從而將該數(shù)據(jù)從KD 54時(shí)鐘域轉(zhuǎn)換到K 62時(shí)鐘域。該鎖存器在K 62為“低”時(shí)可以是透明的，并且當(dāng)K 62變“高”時(shí)可以鎖存。

第四級(jí)可以包括一個(gè)鎖存器D1Kc 1016，該鎖存器D1Kc 1016可以使用第二輸入時(shí)鐘K#64來(lái)重新鎖存來(lái)自D1Kb 1014的節(jié)拍二寫數(shù)據(jù)。該鎖存器在K#64為“低”時(shí)可以是透明的，并且當(dāng)K#64變“高”時(shí)可以鎖存。

第五級(jí)可以包括兩個(gè)寄存器D1B1u 1023和D1B1v 1024。D1B1u1023可以是插入在DIPu的節(jié)拍二寫數(shù)據(jù)路徑中的第一“寫緩沖器”。D1B1u 1023可以使用第四管線時(shí)鐘Kv#74的上升沿來(lái)重新鎖存來(lái)自D1Kc 1016的節(jié)拍二寫數(shù)據(jù)，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的U節(jié)拍二寫數(shù)據(jù)。D1B1v 1024可以是插入在DIPv的節(jié)拍二寫數(shù)據(jù)路徑中的第一“寫緩沖器”。D1B1v 1024可以使用第二管線時(shí)鐘Ku#68的上升沿來(lái)重新鎖存來(lái)自D1Kc 1016的節(jié)拍二寫數(shù)據(jù)，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的V節(jié)拍二寫數(shù)據(jù)。

第六級(jí)可以包括兩個(gè)寄存器D1B2u 1033和D1B2v 1034。D1B2u1033可以是插入在DIPu的節(jié)拍二寫數(shù)據(jù)路徑中的第二“寫緩沖器”。D1B2u 1033可以使用第三管線時(shí)鐘Kv 72的上升沿來(lái)重新鎖存來(lái)自D1B1u 1023的節(jié)拍二寫數(shù)據(jù)，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的U節(jié)拍二寫數(shù)據(jù)。D1B2v 1034可以是插入在DIPv的節(jié)拍二寫數(shù)據(jù)路徑中的第二“寫緩沖器”。D1B2u 1034可以使用第一管線時(shí)鐘Ku 66的上升沿來(lái)重新鎖存來(lái)自D1B1v 1024的節(jié)拍二寫數(shù)據(jù)，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的V節(jié)拍二寫數(shù)據(jù)。

第七級(jí)可以包括兩個(gè)寄存器D1Ku 1043和D1Kv 1044，其中，D1Ku 1043可以是DIPu的節(jié)拍二寫數(shù)據(jù)路徑中的最后一個(gè)寄存器。D1Ku 1043可以在功能上等同于圖5中的D1Ku 523，除了它可以使用第一管線時(shí)鐘Ku 66(而不是Kv 72)的上升沿來(lái)重新鎖存來(lái)自D1B2u 1033的節(jié)拍二寫數(shù)據(jù)，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的U節(jié)拍二寫數(shù)據(jù)之外。D1Kv 1044可以是DIPv的節(jié)拍二寫數(shù)據(jù)路徑中的最后一個(gè)寄存器。D1Kv 1044可以在功能上等同于圖5中的D1Kv 524，除了它可以使用第三管線時(shí)鐘Kv 72(而不是Ku 66)的上升沿來(lái)重新鎖存來(lái)自D1B2v 1034的節(jié)拍二寫數(shù)據(jù)，從而產(chǎn)生可以對(duì)兩個(gè)時(shí)鐘周期保持有效的V節(jié)拍二寫數(shù)據(jù)之外。

寄存器D0KDa 1001、D0KDb 1003、D0Ka 1011、D0Kb 1013、D0Kc 1015、D0B1u 1021、D0B2u 1031、D0Ku 1041、D1KDa 1002、D1KDb 1004、D1Kb 1014、D1Kc 1016、D1B1u 1023、D1B2u 1033和D1Ku 1043可以共同構(gòu)成DIPu，并且寄存器D0KDa 1001、D0KDb1003、D0Ka 1011、D0Kb 1011、D0Kc 1015、D0B1v 1022、D0B2v 1032、D0Kv 1042、D1KDa 1002、D1KDb 1004、D1Kb 1014、D1Kc 1016、D1B1v 1024、D1B2v 1034和D1Kv 1044可以共同構(gòu)成DIPv。

注意，節(jié)拍一寫數(shù)據(jù)路徑中的第一級(jí)至第五級(jí)以及節(jié)拍二寫數(shù)據(jù)路徑中的第一級(jí)至第四級(jí)的實(shí)現(xiàn)可以允許KD 54時(shí)鐘邊沿領(lǐng)先于或落后于相應(yīng)的K 62時(shí)鐘邊沿大約半個(gè)周期。

圖11描繪了與圖8和10和/或能夠執(zhí)行以上關(guān)于圖8和10描述的功能的任何其它電路實(shí)現(xiàn)相關(guān)聯(lián)的信號(hào)時(shí)序。

注意，在該示例中，如由圖11中的重疊的Au 841和Av 842所示，每個(gè)新的讀操作(在一個(gè)管道中)與前一個(gè)周期的讀操作(在另一個(gè)管道中)重疊，并且與5個(gè)周期以前的寫操作(在另一個(gè)管道中)重疊。因此，當(dāng)在周期“n”中啟動(dòng)讀操作時(shí)，該讀操作必須是針對(duì)與在周期“n-1”中被讀的組以及在周期“n-5”中被寫的組不同的組。在該特定的實(shí)現(xiàn)中，這些將是唯一的組沖突約束，除非例如由用戶或應(yīng)用指明其它的組沖突約束。

將讀地址和寫地址復(fù)用到每個(gè)存儲(chǔ)器組

如圖3所示，分別由AIPu 301和AIPv 302產(chǎn)生的Au和Av讀地址和寫地址可以被時(shí)間復(fù)用到每個(gè)存儲(chǔ)器組321。組地址BA-即，指示哪個(gè)存儲(chǔ)器組正被讀或者正被寫的地址位一可以包括讀地址字段和寫地址字段的一部分，并且可以用于控制非組地址位MA到每個(gè)組321的復(fù)用。

圖12示出了Au和Av讀地址和寫地址到目標(biāo)存儲(chǔ)器組321的復(fù)用。Au(MA)1201可以是來(lái)自AIPu 301輸出的Au讀地址和寫地址的非組地址位，并且可以是每個(gè)組的A復(fù)用器的輸入。Av(MA)1202可以是來(lái)自AIPv輸出的Av讀地址和寫地址的非組地址位，并且可以是每個(gè)組的A復(fù)用器的輸入。An復(fù)用器1231可以是將Au(MA)1201和Av(MA)1202復(fù)用到組“n”的讀和寫地址輸入復(fù)用器。MA(n)1221可以是An復(fù)用器1231的輸出，該An復(fù)用器1231向組“n”提供讀地址和寫地址。Au(BAn)1211可以從來(lái)自Au讀地址和寫地址的組地址位解碼，這些組地址位指示組“n”將被讀或者將被寫。當(dāng)工作時(shí)，例如，MA(n)1221＝Au(MA)1201。Av(BAn)1212可以從來(lái)自Av讀地址和寫地址的組地址位解碼，這些組地址位可以指示組“n”將被讀或者將被寫。當(dāng)工作時(shí)，例如，MA(n)1221＝Av(MA)1202。

在一些實(shí)施例中，圖4、8和12中所描繪的地址復(fù)用器可以如圖13所示那樣實(shí)現(xiàn)。A 42和B 48可以是地址復(fù)用器1301的兩個(gè)輸入，并且Y可以是復(fù)用器1301的輸出。AS 1342和BS 1348可以是控制是Y＝A、Y＝B還是Y＝0的兩個(gè)“選擇”信號(hào)。地址復(fù)用器1301可以是地址復(fù)用器的邏輯表示。在一些實(shí)現(xiàn)中，地址復(fù)用器1301可以包括三個(gè)驅(qū)動(dòng)器DRA 1311、DRB 1312和DRX 1313。當(dāng)AS 1342工作時(shí)，DRA的輸出等于A，并且當(dāng)AS 1342不工作時(shí)，DRA的輸出是三態(tài)的。當(dāng)BS 1348工作時(shí)，DRB的輸出等于B，并且當(dāng)BS 1348不工作時(shí)，DRB的輸出是三態(tài)的。當(dāng)AS 1342和BS 1348都不工作時(shí)，DRX的輸出等于0，否則，DRX的輸出是三態(tài)的。本領(lǐng)域的普通技術(shù)人員將意識(shí)到，這是可以用作地址復(fù)用器1301的復(fù)用器的一個(gè)示例，但是呈現(xiàn)上述特征的任何復(fù)用器都可以用作地址復(fù)用器1301。

將寫數(shù)據(jù)復(fù)用到每個(gè)存儲(chǔ)器組

如圖3所示，分別由DIPu 303和DIPv 304產(chǎn)生的D0u/D1u和D0v/D1v寫數(shù)據(jù)可以被時(shí)間復(fù)用到每個(gè)存儲(chǔ)器組321?？刂频刂返矫總€(gè)組321的復(fù)用的相同的組地址可以用于控制寫數(shù)據(jù)到每個(gè)組321的復(fù)用。

圖14示出了根據(jù)一些實(shí)施例的D0u 1401和D0v 1402寫數(shù)據(jù)以及D1u 1403和D1v 1404寫數(shù)據(jù)到目標(biāo)存儲(chǔ)器組321的復(fù)用。D0u 1401可以是由DIPu 303輸出的節(jié)拍一寫數(shù)據(jù)，并且可以是每個(gè)組的D0n復(fù)用器的輸入。D0v 1402可以是由DIPv 304輸出的節(jié)拍一寫數(shù)據(jù)，并且可以是每個(gè)組的D0n復(fù)用器的輸入。

D1u 1403可以是由DIPu 303輸出的節(jié)拍二寫數(shù)據(jù)，并且可以是每個(gè)組的D1n復(fù)用器的輸入。D1v 1404可以是由DIPv 304輸出的節(jié)拍二寫數(shù)據(jù)，并且可以是每個(gè)組的D1n復(fù)用器的輸入。D0n復(fù)用器1431可以是將D0u和D0v復(fù)用到組“n”的寫數(shù)據(jù)輸入復(fù)用器。D1n復(fù)用器1432可以是將D1u和D1v復(fù)用到組“n”的寫數(shù)據(jù)輸入復(fù)用器。D0(n)1421可以是向組“n”提供節(jié)拍一寫數(shù)據(jù)的D0n復(fù)用器的輸出。D1(n)1422可以是向組“n”提供節(jié)拍二寫數(shù)據(jù)的D1n復(fù)用器的輸出。

Au(BAn).WP 1411可以是從指示組“n”將被寫的、自Au寫地址解碼的組地址位產(chǎn)生的單發(fā)脈沖。當(dāng)工作時(shí)，D0(n)＝D0u，并且D1(n)＝D1u。Av(BAn).WP 1412可以是從指示組“n”將被寫的、自Av寫地址解碼的組地址位產(chǎn)生的單發(fā)脈沖。當(dāng)工作時(shí)，D0(n)＝D0v，并且D1(n)＝D1v。

圖14中所描繪的數(shù)據(jù)復(fù)用器可以如圖15所示那樣實(shí)現(xiàn)。A 42和B 48可以是復(fù)用器的兩個(gè)輸入，并且Y可以是復(fù)用器的輸出。AS 1342和BS 1348可以是控制是Y＝A、還是Y＝B的兩個(gè)“選擇”信號(hào)。數(shù)據(jù)復(fù)用器1501可以是數(shù)據(jù)復(fù)用器的邏輯表示。在一些實(shí)現(xiàn)中，數(shù)據(jù)復(fù)用器1501可以包括兩個(gè)驅(qū)動(dòng)器DRA 1511和DRB 1512以及鎖存器1513。當(dāng)AS 1342工作時(shí)，DRA的輸出等于A，并且當(dāng)AS 1342不工作時(shí)，DRA的輸出是三態(tài)的。當(dāng)BS 1348工作時(shí)，DRB的輸出等于B，并且當(dāng)BS 1348不工作時(shí)，DRB的輸出是三態(tài)的。鎖存器可以用于使Y在AS 1342和BS 1348兩者不工作之后保持在其當(dāng)前狀態(tài)。本領(lǐng)域的普通技術(shù)人員將意識(shí)到，這是可以用作數(shù)據(jù)復(fù)用器1501的復(fù)用器的一個(gè)示例，但是呈現(xiàn)上述特征的任何復(fù)用器都可以用作數(shù)據(jù)復(fù)用器1501。

圖16-17描繪了與圖12-15和/或能夠執(zhí)行以上關(guān)于圖12-15描述的功能的任何其它電路實(shí)現(xiàn)相關(guān)聯(lián)的信號(hào)時(shí)序。Au或Av地址字段中所列出的“(n)”指示組“n”是該特定的操作的目標(biāo)組。

注意，當(dāng)以最大頻率操作(如圖16所示)時(shí)，如從MA(n)在它包含讀地址時(shí)的寬度明顯看出的，讀操作在持續(xù)時(shí)間上可以大于一個(gè)周期，并且如從MA(n)在它包含寫地址時(shí)的寬度明顯看出的，寫操作在持續(xù)時(shí)間上可以小于一個(gè)周期。

第二實(shí)施例

本文中的本發(fā)明的一些實(shí)現(xiàn)描述了用于捕獲多對(duì)讀地址和寫地址并且通過(guò)兩個(gè)不同的地址輸入管線將它們傳播到每個(gè)存儲(chǔ)器組的系統(tǒng)和方法，其中每個(gè)地址輸入管線以SRAM的外部時(shí)鐘頻率的一半操作。讀控制信號(hào)和寫控制信號(hào)被捕獲并且被傳播到每個(gè)存儲(chǔ)器組。每個(gè)寫操作捕獲并傳送兩節(jié)拍的寫數(shù)據(jù)，并且通過(guò)兩個(gè)不同的數(shù)據(jù)輸入管線將這兩節(jié)拍的寫數(shù)據(jù)傳播到每個(gè)存儲(chǔ)器組，每個(gè)數(shù)據(jù)輸入管線以SRAM的外部時(shí)鐘頻率的一半操作。下面提供關(guān)于不同實(shí)現(xiàn)的細(xì)節(jié)。

在每個(gè)存儲(chǔ)器組處，來(lái)自兩個(gè)地址輸入管線的讀地址和寫地址的組地址部分用于確定相關(guān)聯(lián)的讀和/或?qū)懖僮魇欠袷轻槍?duì)該特定的組的。

在每個(gè)存儲(chǔ)器組處，如果相關(guān)聯(lián)的讀和/或?qū)懖僮魇轻槍?duì)該特定的組的(由讀地址和寫地址的組地址部分確定)，則來(lái)自兩個(gè)地址輸入管線的讀地址和寫地址的非組地址部分用于選擇將被讀和/或被寫的組內(nèi)的特定位置。

在每個(gè)存儲(chǔ)器組處，如果相關(guān)聯(lián)的寫操作是針對(duì)該特定的組的(由寫地址的組地址部分確定)，則來(lái)自兩個(gè)數(shù)據(jù)輸入管線的適當(dāng)?shù)膬晒?jié)拍的寫數(shù)據(jù)被選擇為存儲(chǔ)在組內(nèi)的特定位置(由寫地址的非組地址部分確定)中。

圖19是八組雙管道Quad-B2 SRAM實(shí)現(xiàn)的說(shuō)明性框圖。地址輸入鎖存器/復(fù)用器AILM 1901鎖存讀地址和寫地址，并且將它們時(shí)間復(fù)用為單個(gè)讀/寫地址流Ain，該單個(gè)讀/寫地址流Ain被用總線運(yùn)送到每個(gè)存儲(chǔ)器組1921?？刂戚斎腈i存器CIL 1902鎖存讀控制信號(hào)和寫控制信號(hào)Rin、Win，這些控制信號(hào)Rin、Win隨后被用總線運(yùn)送到每個(gè)存儲(chǔ)器組1921。數(shù)據(jù)輸入鎖存器/復(fù)用器DILM 1903鎖存兩節(jié)拍的寫數(shù)據(jù)，并且將它們時(shí)間復(fù)用為單個(gè)寫數(shù)據(jù)流Din，該單個(gè)寫數(shù)據(jù)流Din被用總線運(yùn)送到每個(gè)存儲(chǔ)器組1921。

在每個(gè)存儲(chǔ)器組處，Ain讀/寫地址流被解復(fù)用1911為單獨(dú)的U讀地址、U寫地址、V讀地址和V寫地址，這些地址由Rin控制信號(hào)和Win控制信號(hào)驗(yàn)證。A 4：1復(fù)用器1912用于選擇這些地址中的哪些地址用于對(duì)組進(jìn)行讀和/或?qū)憽?/p>

在每個(gè)存儲(chǔ)器組處，Din寫數(shù)據(jù)流被解復(fù)用1913為單獨(dú)的U節(jié)拍一寫數(shù)據(jù)、U節(jié)拍二寫數(shù)據(jù)、V節(jié)拍一寫數(shù)據(jù)和V節(jié)拍二寫數(shù)據(jù)，一個(gè)2：1復(fù)用器1914選擇哪個(gè)節(jié)拍一寫數(shù)據(jù)用于對(duì)組進(jìn)行寫，并且第二個(gè)2：1復(fù)用器1914選擇哪個(gè)節(jié)拍二寫數(shù)據(jù)用于對(duì)組進(jìn)行寫。

以這種方式，在U周期中啟動(dòng)的讀操作可以與在同一個(gè)U周期中啟動(dòng)的寫操作配對(duì)，并且這兩個(gè)操作可以對(duì)同一個(gè)存儲(chǔ)器組或者對(duì)不同的組在兩個(gè)周期上順序執(zhí)行。結(jié)合起來(lái)，相關(guān)聯(lián)的讀地址和寫地址通過(guò)AILM 1901、1：4A U/V解復(fù)用器1911的U部分和4：1A復(fù)用器1912傳播到每個(gè)存儲(chǔ)器組1921，相關(guān)聯(lián)的讀控制信號(hào)和寫控制信號(hào)通過(guò)CIL 1902傳播到每個(gè)存儲(chǔ)器組1921，并且相關(guān)聯(lián)的寫數(shù)據(jù)通過(guò)DILM 1902、1：4D U/V解復(fù)用器1913的U部分和2：1D復(fù)用器1914傳播到每個(gè)存儲(chǔ)器組1921。

在V周期中啟動(dòng)的讀操作可以與在同一個(gè)V周期中啟動(dòng)的寫操作配對(duì)，并且這兩個(gè)操作可以對(duì)同一個(gè)存儲(chǔ)器組或者對(duì)不同的組在兩個(gè)周期上順序執(zhí)行。結(jié)合起來(lái)，相關(guān)聯(lián)的讀地址和寫地址通過(guò)AILM1901、1：4A U/V解復(fù)用器1911的V部分和4：1A復(fù)用器1912傳播到每個(gè)存儲(chǔ)器組1921，相關(guān)聯(lián)的讀控制信號(hào)和寫控制信號(hào)通過(guò)CIL 1902傳播到每個(gè)存儲(chǔ)器組1921，并且相關(guān)聯(lián)的寫數(shù)據(jù)通過(guò)DILM 1902、1：4D U/V解復(fù)用器1913的V部分和2：1D復(fù)用器1914傳播到每個(gè)存儲(chǔ)器組1921。

注意，因?yàn)樵趦蓚€(gè)周期上執(zhí)行多對(duì)讀操作和寫操作，而每一個(gè)周期可以啟動(dòng)多對(duì)讀操作和寫操作，所以當(dāng)啟動(dòng)新的一對(duì)讀操作和寫操作時(shí)，一個(gè)或兩個(gè)存儲(chǔ)器組可能是繁忙的(即，在被訪問(wèn)之中)。避免“組沖突”-即，避免讀由于先前的讀操作和寫操作而導(dǎo)致繁忙的組是由用戶決定的。

還注意，就本文中的發(fā)明而言，當(dāng)對(duì)同一個(gè)組啟動(dòng)的讀和寫操作在兩個(gè)周期上順序執(zhí)行時(shí)，每個(gè)操作不一定在一個(gè)周期內(nèi)執(zhí)行。相反，讀操作可以在大于一個(gè)周期中執(zhí)行，并且寫操作可以在小于一個(gè)周期中執(zhí)行，前提是兩個(gè)操作的組合持續(xù)時(shí)間不大于兩個(gè)周期。該概念在圖29中示出，并且下面詳細(xì)討論。

地址和控制輸入

圖20是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性地址輸入電路的框圖。圖4示出了包括兩個(gè)寄存器(或鎖存器)和復(fù)用器的AILM。例如，寄存器RA 2001每一個(gè)周期使用K的上升沿來(lái)捕獲讀地址，而不管第一讀控制R#在該時(shí)鐘邊沿處是被捕獲為“低”還是“高”；因此，如果在該周期中沒(méi)有啟動(dòng)讀操作，則捕獲的地址不被使用。寄存器WA 2002使用K#的上升沿來(lái)捕獲寫地址。一個(gè)實(shí)現(xiàn)是僅在第一寫控制W#在K的前一個(gè)上升沿處被捕獲為“低”的周期中使用K#的上升沿；因此，捕獲的寫地址總是被使用，并且在不啟動(dòng)寫操作的那些周期中節(jié)省功率。

復(fù)用器AM 2011將捕獲的讀地址和寫地址時(shí)間復(fù)用為單個(gè)讀/寫地址流Ain，該單個(gè)讀/寫地址流Ain被用總線運(yùn)送到每個(gè)存儲(chǔ)器組。K時(shí)鐘“高”使讀地址被選擇(即，被復(fù)用到Ain地址流中)，并且K#時(shí)鐘“高”使寫地址被選擇(即，被復(fù)用到Ain地址流中)。像WA 2002寄存器那樣，一個(gè)實(shí)現(xiàn)是僅在第一寫控制W#在K的前一個(gè)上升沿處被捕獲為“低”的周期中使用K#的上升沿；因此，Ain僅在啟動(dòng)寫操作時(shí)才從讀地址變?yōu)閷懙刂?，而在不啟?dòng)寫操作的那些周期中節(jié)省功率。

圖21是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性控制輸入鎖存電路的框圖。如圖21所示，CIL可以包括三個(gè)寄存器(或鎖存器)和兩個(gè)反相器。寄存器RD 2101每一個(gè)周期使用K的上升沿來(lái)捕獲(工作-低)讀控制信號(hào)，并且其輸出被反相2111以創(chuàng)建工作-高Rin信號(hào)。寄存器WR 2102每一個(gè)周期使用K的上升沿來(lái)捕獲(工作-低)寫控制信號(hào)，寄存器WR1 2112每一個(gè)周期使用K#的上升沿來(lái)重新鎖存來(lái)自WR的寫控制信號(hào)，并且其輸出被反相2122以創(chuàng)建工作-高Win信號(hào)。

圖22是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性解復(fù)用器的框圖。在圖22中的每個(gè)存儲(chǔ)器組處，Ain讀/寫地址流中的組地址被預(yù)解碼器2201解碼以產(chǎn)生單個(gè)位輸出bank(n)，如果組地址指示相應(yīng)的讀或?qū)懖僮魇轻槍?duì)該特定的組的，則該單個(gè)位輸出bank(n)工作。

六個(gè)與門和六個(gè)寄存器(或鎖存器)用于將bank(n)信號(hào)四路解復(fù)用為表示組地址的1：4A U/V解復(fù)用1911的單獨(dú)的U讀、U寫、V讀和V寫bank(n)信號(hào)，并且這四個(gè)bank(n)信號(hào)用于產(chǎn)生一個(gè)U讀、兩個(gè)U寫、一個(gè)V讀和兩個(gè)V寫bank(n)時(shí)鐘。bank(n)經(jīng)由與門2211與Rin進(jìn)行邏輯與產(chǎn)生rbank(n)，以確保當(dāng)它隨后被RBAnu或RBAnv鎖存時(shí)它是從有效的讀地址產(chǎn)生的。

bank(n)經(jīng)由與門2212與Win進(jìn)行邏輯與產(chǎn)生wbank(n)，以確保當(dāng)它隨后被WBAnu或WBAnv鎖存時(shí)它是從有效的寫地址產(chǎn)生的。

對(duì)于該說(shuō)明性實(shí)現(xiàn)，各種寄存器(或鎖存器)的示例性配置和控制可以如下。例如，寄存器RBAnu 2221可以使用第一管線時(shí)鐘Ku的上升沿來(lái)捕獲rbank(n)，從而產(chǎn)生對(duì)于兩個(gè)周期工作的U讀bank(n)信號(hào)RBAu(n)。RBAu(n)經(jīng)由與門2231與Ku的延遲版本進(jìn)行邏輯與，從而產(chǎn)生U讀bank(n)時(shí)鐘KRu(n)。寄存器RBAnv 2222可以使用第三管線時(shí)鐘Kv的上升沿來(lái)捕獲rbank(n)，從而產(chǎn)生對(duì)于兩個(gè)周期工作的V讀bank(n)信號(hào)RBAv(n)。RBAv(n)經(jīng)由與門2232與Kv的延遲版本進(jìn)行邏輯與，從而產(chǎn)生V讀bank(n)時(shí)鐘KRv(n)。寄存器WBAnu 2223可以使用第二管線時(shí)鐘Ku#的上升沿來(lái)捕獲wbank(n)，從而產(chǎn)生對(duì)于兩個(gè)周期工作的U寫bank(n)信號(hào)WBAu(n)。WBAu(n)經(jīng)由與門2233與Ku#的延遲版本進(jìn)行邏輯與以產(chǎn)生第一U寫bank(n)時(shí)鐘KWu(n)。寄存器WBA1nu 2243可以使用第三管線時(shí)鐘Kv的上升沿來(lái)重新鎖存KWu(n)，從而第二U寫bank(n)時(shí)鐘KW1u(n)。寄存器WBAnv 2224可以使用第四管線時(shí)鐘Kv#的上升沿來(lái)捕獲wbank(n)，從而產(chǎn)生對(duì)于兩個(gè)周期工作的V寫bank(n)信號(hào)WBAv(n)。WBAv(n)經(jīng)由與門2234與Kv#的延遲版本進(jìn)行邏輯與以產(chǎn)生第一V寫bank(n)時(shí)鐘KWv(n)。寄存器WBA1nv 2244可以使用第一管線時(shí)鐘Ku的上升沿來(lái)重新鎖存KWv(n)，從而產(chǎn)生第二V寫bank(n)時(shí)鐘KW1v(n)。

圖23是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性讀/寫電路的框圖。在圖23中的每個(gè)存儲(chǔ)器組處，U讀、U寫、V讀和V寫bank(n)脈沖是從在圖22中產(chǎn)生的時(shí)鐘中的四個(gè)時(shí)鐘產(chǎn)生的。

讀U自定時(shí)邏輯2301使用KRu(n)來(lái)產(chǎn)生對(duì)于小于兩個(gè)周期、但不一定小于或等于一個(gè)周期工作的U讀bank(n)脈沖Ru(n)，該U讀bank(n)脈沖Ru(n)最終使對(duì)bank(n)的讀操作發(fā)生。

讀V自定時(shí)邏輯2302使用KRv(n)來(lái)產(chǎn)生對(duì)于小于兩個(gè)周期、但不一定小于或等于一個(gè)周期工作的V讀bank(n)脈沖Rv(n)，該V讀bank(n)脈沖Rv(n)最終使對(duì)bank(n)的讀操作發(fā)生。

寫U自定時(shí)邏輯2311使用KW1u(n)連同Ru(n)和Wv(n)(用于確保Wu(n)脈沖在Ru(n)脈沖或Wv(n)脈沖結(jié)束之后開(kāi)始)來(lái)產(chǎn)生對(duì)于小于或等于一個(gè)周期工作的U寫bank(n)脈沖Wu(n)，該U寫bank(n)脈沖Wu(n)最終使對(duì)bank(n)的寫操作發(fā)生。換句話說(shuō)，Wu(n)是從邏輯函數(shù)“NOT(Ru(n))AND NOT(Wv(n))AND KW1u(n)”得到的自定時(shí)脈沖。

寫V自定時(shí)邏輯2312使用KW1v(n)連同Rv(n)和Wu(n)(用于確保Wv(n)脈沖在Rv(n)脈沖或Wu(n)脈沖結(jié)束之后開(kāi)始)來(lái)產(chǎn)生對(duì)于小于或等于一個(gè)周期工作的V讀bank(n)脈沖Wv(n)，該V讀bank(n)脈沖Wv(n)最終使對(duì)bank(n)的寫操作發(fā)生。換句話說(shuō)，Wv(n)是從邏輯函數(shù)“NOT(Rv(n))AND NOT(Wu(n))AND KW1v(n)”得到的自定時(shí)脈沖。

Ru(n)工作和Wu(n)工作的組合持續(xù)時(shí)間小于或等于兩個(gè)周期。Rv(n)工作和Wv(n)工作的組合持續(xù)時(shí)間小于或等于兩個(gè)周期。

圖24是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性地址復(fù)用器的框圖。在圖24中的每個(gè)存儲(chǔ)器組處，Ain讀/寫地址流中的非組地址被預(yù)解碼器2401解碼，四個(gè)寄存器將解碼的非組地址四路解復(fù)用為單獨(dú)的bank(n)U讀地址、U寫地址、V讀地址和V寫地址(表示非組地址的1：4A U/V解復(fù)用器1911)，并且4：1復(fù)用器(表示4：1A復(fù)用器1912)選擇這些地址中的哪些地址用于讀和/或?qū)懱囟ǖ慕M。

寄存器RAnu(2411)使用KRu(n)(參見(jiàn)圖22)的上升沿來(lái)捕獲解碼的非組地址，從而產(chǎn)生對(duì)于至少兩個(gè)周期保持有效的bank(n)U讀地址RAu(n)。寄存器WAnu(2412)使用KWu(n)(參見(jiàn)圖22)的上升沿來(lái)捕獲解碼的非組地址，從而產(chǎn)生對(duì)于至少兩個(gè)周期保持有效的bank(n)U寫地址WAu(n)。

寄存器RAnv(2413)使用KRv(n)(參見(jiàn)圖22)的上升沿來(lái)捕獲解碼的非組地址，從而產(chǎn)生對(duì)于至少兩個(gè)周期保持有效的bank(n)V讀地址RAv(n)。寄存器WAnv(2414)使用KWv(n)(參見(jiàn)圖22)的上升沿來(lái)捕獲解碼的非組地址，從而產(chǎn)生對(duì)于至少兩個(gè)周期保持有效的bank(n)V寫地址WAv(n)。

復(fù)用器2421選擇這些bank(n)地址(RAu(n)和/或WAu(n)或者RAv(n)和/或WAv(n))中的哪些地址用于對(duì)該特定的存儲(chǔ)器組進(jìn)行讀和/或?qū)憽u(n)使RAu(n)被選擇，Wu(n)使WAu(n)被選擇，Rv(n)使RAv(n)被選擇，并且Wv(n)使WAv(n)被選擇。

圖25是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性地址復(fù)用器的框圖。圖24中描繪的地址復(fù)用器如圖25所示那樣實(shí)現(xiàn)。輸入A、B、C和D是地址復(fù)用器2501的四個(gè)輸入，并且Y是復(fù)用器2501的輸出。信號(hào)AS、BS、CS和DS是控制是Y＝A、Y＝B、Y＝C、Y＝D還是Y＝0的四個(gè)“選擇”信號(hào)。地址復(fù)用器2501是地址復(fù)用器的邏輯表示。在一個(gè)實(shí)現(xiàn)中，復(fù)用器2501包括五個(gè)驅(qū)動(dòng)器DRA 2511、DRB 2512、DRC 2513、DRD 2514和DRX 2515。

當(dāng)AS工作時(shí)，DRA的輸出是A，并且當(dāng)AS不工作時(shí)，DRA的輸出是三態(tài)的。當(dāng)BS工作時(shí)，DRB的輸出是B，并且當(dāng)BS不工作時(shí)，DRB的輸出是三態(tài)的。當(dāng)CS工作時(shí)，DRC的輸出是C，并且當(dāng)CS不工作時(shí)，DRC的輸出是三態(tài)的。當(dāng)DS工作時(shí)，DRD的輸出是D，并且當(dāng)DS不工作時(shí)，DRD的輸出是三態(tài)的。當(dāng)AS、BS、CS和DS全部不工作時(shí)，DRX的輸出是0，否則DRX的輸出是三態(tài)的。

數(shù)據(jù)輸入

圖26是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性數(shù)據(jù)輸入電路的框圖。圖26示出了包括四個(gè)寄存器(或鎖存器)和復(fù)用器的DILM。寄存器D0KD 2601每一個(gè)周期使用KD的上升沿來(lái)捕獲節(jié)拍一寫數(shù)據(jù)，而不管第一寫控制W#在同一個(gè)時(shí)鐘中在K的上升沿處是被捕獲為“低”還是“高”；因此，如果在該周期中沒(méi)有啟動(dòng)寫操作，則捕獲的數(shù)據(jù)不被使用。寄存器D1KD 2602每一個(gè)周期使用KD#的上升沿來(lái)捕獲節(jié)拍二寫數(shù)據(jù)，而不管第一寫控制W#在同一個(gè)周期中在K的上升沿處是被捕獲為“低”還是“高”；因此，如果在該周期中沒(méi)有啟動(dòng)寫操作，則捕獲的數(shù)據(jù)不被使用。寄存器D0K 2611使用K#的上升沿來(lái)重新鎖存來(lái)自D0KD的節(jié)拍一寫數(shù)據(jù)，從而將該數(shù)據(jù)從KD時(shí)鐘域轉(zhuǎn)換到K時(shí)鐘域。寄存器D1K 2612使用K的上升沿來(lái)重新鎖存來(lái)自D1KD的節(jié)拍二寫數(shù)據(jù)，從而將該數(shù)據(jù)從KD時(shí)鐘域轉(zhuǎn)換到K時(shí)鐘域。

復(fù)用器DM 2621將捕獲的節(jié)拍一寫數(shù)據(jù)和節(jié)拍二寫數(shù)據(jù)時(shí)間復(fù)用為單個(gè)寫數(shù)據(jù)流Din，該單個(gè)寫數(shù)據(jù)流Din被用總線運(yùn)送到每個(gè)存儲(chǔ)器組。K#時(shí)鐘“高”使節(jié)拍一寫數(shù)據(jù)被選擇(即，被復(fù)用到Din寫數(shù)據(jù)流中)，并且K時(shí)鐘“高”使節(jié)拍二寫數(shù)據(jù)被選擇(即，被復(fù)用到Din寫數(shù)據(jù)流中)。像圖20中的復(fù)用器AM 2011那樣，一個(gè)實(shí)現(xiàn)是僅在W#在K的前一個(gè)上升沿處被捕獲為“低”的周期中使用K#和K；因此，Din僅在啟動(dòng)寫操作時(shí)才變?yōu)樾碌墓?jié)拍一和節(jié)拍二寫數(shù)據(jù)集，而在不啟動(dòng)寫操作的那些周期中節(jié)省功率。

注意，寫數(shù)據(jù)路徑中的第一級(jí)和第二級(jí)的實(shí)現(xiàn)允許KD時(shí)鐘邊沿領(lǐng)先于或落后于相應(yīng)的K時(shí)鐘邊沿大約半個(gè)周期。

圖27是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性數(shù)據(jù)復(fù)用器的框圖。在圖27中的每個(gè)存儲(chǔ)器組處，六個(gè)寄存器用于將Din寫數(shù)據(jù)流四路解復(fù)用為單獨(dú)的bank(n)U節(jié)拍一寫數(shù)據(jù)、U節(jié)拍二寫數(shù)據(jù)、V節(jié)拍一寫數(shù)據(jù)和V節(jié)拍二寫數(shù)據(jù)(表示1：4D U/V解復(fù)用器1913)，并且兩個(gè)2：1復(fù)用器(表示22：1D復(fù)用器1914)用于選擇這兩個(gè)節(jié)拍的寫數(shù)據(jù)中的哪些寫數(shù)據(jù)用于對(duì)特定的組進(jìn)行寫。

寄存器D0nua 2701使用KWu(n)(參見(jiàn)圖22)的上升沿來(lái)捕獲節(jié)拍一寫數(shù)據(jù)，并且寄存器D0nu 2711使用KW1u(n)(參見(jiàn)圖22)的上升沿來(lái)重新鎖存來(lái)自D0nua的節(jié)拍一寫數(shù)據(jù)，從而產(chǎn)生bank(n)U節(jié)拍一寫數(shù)據(jù)D0u(n)。寄存器D0nva 2702使用KWv(n)(參見(jiàn)圖22)的上升沿來(lái)捕獲節(jié)拍一寫數(shù)據(jù)，并且寄存器D0nv 2712使用KW1v(n)(參見(jiàn)圖22)的上升沿來(lái)重新鎖存來(lái)自D0nva的節(jié)拍一寫數(shù)據(jù)，從而產(chǎn)生bank(n)V節(jié)拍一寫數(shù)據(jù)D0v(n)。寄存器D1nu 2713使用KW1u(n)(參見(jiàn)圖22)的上升沿來(lái)捕獲節(jié)拍二寫數(shù)據(jù)，從而產(chǎn)生bank(n)U節(jié)拍二寫數(shù)據(jù)D1u(n)。寄存器D1nv 2714使用KW1v(n)(參見(jiàn)圖22)的上升沿來(lái)捕獲節(jié)拍二寫數(shù)據(jù)，從而產(chǎn)生bank(n)V節(jié)拍二寫數(shù)據(jù)D1v(n)。

D0n復(fù)用器2721選擇這些bank(n)節(jié)拍一寫數(shù)據(jù)(D0u(n)或D0v(n))中的哪個(gè)用于對(duì)特定的存儲(chǔ)器組進(jìn)行寫。Wu(n)使D0u(n)被選擇，并且Wv(n)使D0v(n)被選擇。D1n復(fù)用器2722選擇這些bank(n)節(jié)拍二寫數(shù)據(jù)(D1u(n)或D1v(n))中的哪個(gè)用于對(duì)特定的存儲(chǔ)器組進(jìn)行寫。Wu(n)使D1u(n)被選擇，并且Wv(n)使D1v(n)被選擇。

圖28是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性數(shù)據(jù)復(fù)用器的框圖。圖26和27中描繪的數(shù)據(jù)復(fù)用器以及圖20中的復(fù)用器AM 2011可以如圖28所示那樣實(shí)現(xiàn)。

A和B是復(fù)用器2801的兩個(gè)輸入，并且Y是復(fù)用器2801的輸出。AS和BS是控制Y為A、還是Y為B的兩個(gè)選擇信號(hào)。數(shù)據(jù)復(fù)用器2801是數(shù)據(jù)復(fù)用器的邏輯表示。在一些實(shí)現(xiàn)中，數(shù)據(jù)復(fù)用器2801包括兩個(gè)驅(qū)動(dòng)器DRA 2811和DRB 2812以及鎖存器2813。當(dāng)AS工作時(shí)，DRA的輸出是A，并且當(dāng)AS不工作時(shí)，DRA的輸出是三態(tài)的。當(dāng)BS工作時(shí)，DRB的輸出是B，并且當(dāng)BS不工作時(shí)，DRB的輸出是三態(tài)的。鎖存器用于使輸出Y在AS和BS二者都不工作之后保持在其當(dāng)前狀態(tài)。

圖29是描繪與本文中的創(chuàng)新的一個(gè)或多個(gè)方面一致的說(shuō)明性讀和寫時(shí)序方面的時(shí)序圖。圖29描繪了與圖19至28相關(guān)聯(lián)的信號(hào)時(shí)序。Ain地址字段中所列出的“(n)”指示組“n”是該特定操作的目標(biāo)組。

注意，當(dāng)以最大頻率操作(如圖13所示)時(shí)，如從MA(n)在它包含讀地址時(shí)的寬度清楚看到的，讀操作在持續(xù)時(shí)間上大于一個(gè)周期，并且如從MA(n)在它包含寫地址時(shí)的寬度清楚看到的，寫操作在持續(xù)時(shí)間上小于一個(gè)周期。

還注意，當(dāng)以最大頻率操作并且在周期“n”中啟動(dòng)讀操作時(shí)，它必須是針對(duì)如下的組：該組是與在周期“n-1”中被讀的組不同的組，因?yàn)檫@兩個(gè)讀操作將由于它們?cè)诔掷m(xù)時(shí)間上大于一個(gè)周期而有一些重疊，該組是與在周期“n-1”中被寫的組不同的組，因?yàn)樵撟x操作將與整個(gè)寫操作重疊。在該特定的實(shí)現(xiàn)中，這些將是唯一的組沖突約束。

進(jìn)一步注意，當(dāng)以較慢的頻率操作以使得讀操作在持續(xù)時(shí)間上小于一個(gè)周期時(shí)，在周期“n”中啟動(dòng)的讀操作可以是針對(duì)與在周期“n-1”中被讀的組相同的組，在這種情況下，僅剩下的組沖突約束是周期“n”中的讀不能是針對(duì)與在周期“n-1”中被寫的組相同的組。

除了以上存儲(chǔ)器創(chuàng)新和存儲(chǔ)器架構(gòu)之外，本發(fā)明還包括，尤其是，存儲(chǔ)器操作的方法、制造與本文中的特征和/或功能一致的存儲(chǔ)器設(shè)備的方法、產(chǎn)品(諸如SRAM或包含SRAM的產(chǎn)品)、以及經(jīng)由這樣的處理生產(chǎn)的產(chǎn)品。通過(guò)示例、而非限制的方式，本文中的存儲(chǔ)器制造方法可以包括諸如COMS技術(shù)中的已知的RAM制造處理，除了其它方面之外，這些RAM制造處理涉及諸如p-mOS和n-mos晶體管形成、多個(gè)金屬化層和/或局部互連的方面。這里的各種示例性/主要處理例如在美國(guó)專利No.4,794,561、5,624,863、5,994,178、6,001,674、6,117,754、6,127,706、6,417,549、6,894,356和7,910,427以及美國(guó)專利申請(qǐng)公開(kāi)No.US2007/0287239A1的背景/公開(kāi)中闡述，這些專利和專利申請(qǐng)通過(guò)引用并入本文。

在某些情況下，本文中的創(chuàng)新的各方面的實(shí)現(xiàn)可以涉及例如包括與所述電路相關(guān)聯(lián)地執(zhí)行的程序模塊的邏輯和/或邏輯指令。一般來(lái)說(shuō)，程序模塊可以包括執(zhí)行特定任務(wù)或者實(shí)現(xiàn)特定邏輯、控制、延遲或指令的例程、程序、對(duì)象、組件、數(shù)據(jù)結(jié)構(gòu)等。本發(fā)明也可以在分布式電路設(shè)置的背景下實(shí)施，在分布式電路設(shè)置中，電路經(jīng)由通信總線、電路或鏈路連接。在分布式設(shè)置中，控制/指令可以從包括存儲(chǔ)器存儲(chǔ)設(shè)備的本地計(jì)算元件和遠(yuǎn)程計(jì)算元件這二者發(fā)生。

如本文中所公開(kāi)的，與本發(fā)明一致的特征的使用可以經(jīng)由計(jì)算機(jī)硬件、軟件和/或固件和/或涉及計(jì)算機(jī)硬件、軟件和/或固件。例如，本文中所公開(kāi)的系統(tǒng)和方法可以與各種形式相結(jié)合地實(shí)施或使用，所述各種形式包括例如存儲(chǔ)器、數(shù)據(jù)處理器，諸如還包括存儲(chǔ)器、數(shù)據(jù)庫(kù)、數(shù)字電子電路、固件、軟件或它們的組合的計(jì)算設(shè)備中的存儲(chǔ)器、數(shù)據(jù)處理器。此外，盡管所公開(kāi)的實(shí)現(xiàn)中的一些實(shí)現(xiàn)描述了特定的硬件組件，但是與本文中的創(chuàng)新一致的系統(tǒng)和方法可以在硬件、軟件和/或固件的任何組合的背景下實(shí)現(xiàn)。而且，以上指出的特征以及本文中的創(chuàng)新的其它的方面和原理可以在各種存儲(chǔ)器環(huán)境中實(shí)現(xiàn)。這樣的環(huán)境和相關(guān)的應(yīng)用可以被專門構(gòu)造用于執(zhí)行根據(jù)本發(fā)明的各種例程、處理和/或操作，或者它們可以包括通過(guò)代碼被選擇性地啟動(dòng)或重新配置以提供必要功能的通用計(jì)算機(jī)或計(jì)算平臺(tái)。本文中所公開(kāi)的處理與任何特定的計(jì)算機(jī)、網(wǎng)絡(luò)、架構(gòu)、環(huán)境或其它設(shè)備沒(méi)有內(nèi)在關(guān)系，可以通過(guò)硬件、軟件和/或固件的合適組合來(lái)實(shí)現(xiàn)。例如，各種通用機(jī)器可以與根據(jù)本發(fā)明的教導(dǎo)編寫的程序一起使用，或者可能更方便的是將專用裝置或系統(tǒng)構(gòu)造為執(zhí)行所需方法和技術(shù)。

本文中所描述的方法和系統(tǒng)的各方面，諸如邏輯，可以實(shí)現(xiàn)為被功能性地編程到各種電路中的任何一個(gè)電路中，所述各種電路包括可編程邏輯器件(“PLD”)(諸如現(xiàn)場(chǎng)可編程門陣列(“FPGA”)、可編程陣列邏輯(“PAL”)器件、電可編程邏輯和存儲(chǔ)器器件以及基于標(biāo)準(zhǔn)單元的器件)以及專用集成電路。用于實(shí)現(xiàn)各方面的一些其它的可能性包括：存儲(chǔ)器器件、具有存儲(chǔ)器(諸如EEPROM)的微控制器、嵌入式微處理器、固件、軟件等。此外，各方面可以在以下器件中實(shí)施：具有基于軟件的電路仿真的微處理器、分立邏輯(順序的和組合的)、自定義器件、模糊(神經(jīng))邏輯、量子器件以及以上器件類型中的任何一種類型的混合。底層器件技術(shù)可以以各種組件類型提供，例如，金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(“MOSFET”)技術(shù)(諸如互補(bǔ)金屬氧化物半導(dǎo)體(“CMOS”))、雙極技術(shù)(諸如發(fā)射極耦合邏輯(“ECL”))、聚合物技術(shù)(例如，硅綴合聚合物和金屬綴合聚合物-金屬結(jié)構(gòu))、混合模擬和數(shù)字、等等。

還應(yīng)注意，本文中所公開(kāi)的各種邏輯、控制和/或功能可以就它們的行為、寄存器傳送、邏輯組件和/或其它特性，使用硬件、固件的任何數(shù)量的組合來(lái)得以實(shí)現(xiàn)，和/或作為包含在各種機(jī)器可讀或計(jì)算機(jī)可讀介質(zhì)中的數(shù)據(jù)/指令來(lái)啟用。其中包含這樣的格式化數(shù)據(jù)和/或指令的計(jì)算機(jī)可讀介質(zhì)包括但不限于各種形式的非易失性存儲(chǔ)介質(zhì)(例如，光學(xué)、磁性或半導(dǎo)體存儲(chǔ)介質(zhì))，但不包括暫時(shí)性介質(zhì)，諸如載波。

除非上下文另有明確要求，否則在說(shuō)明和本文中的其它地方，詞語(yǔ)“包括”等始終被解釋為包容性的意義，與排他性或窮舉性意義截然相反；也就是說(shuō)，為“包括但不限于”的意義。使用單數(shù)或復(fù)數(shù)的詞語(yǔ)分別還包括復(fù)數(shù)或單數(shù)。另外，詞語(yǔ)“在本文中”、“在下文中”、“以上”和“以下”以及類似含義的詞語(yǔ)是將本申請(qǐng)作為整體進(jìn)行論述，而不是指本申請(qǐng)的任何特定部分。當(dāng)詞語(yǔ)“或”用于提及兩個(gè)或更多個(gè)項(xiàng)的列表時(shí)，該詞語(yǔ)涵蓋以下對(duì)該詞語(yǔ)的所有解釋：該列表中的任何項(xiàng)、該列表中的所有項(xiàng)以及該列表中的項(xiàng)的任何組合。

盡管已經(jīng)在本文中具體描述了本發(fā)明的某些目前優(yōu)選的實(shí)現(xiàn)，但是本發(fā)明有關(guān)領(lǐng)域的技術(shù)人員將顯而易見(jiàn)的是，在不脫離本文中的創(chuàng)新的精神和范圍的情況下，可以進(jìn)行本文中所示出的和所描述的各種實(shí)現(xiàn)的變動(dòng)和修改。因此，意圖是本發(fā)明僅限于適用法律規(guī)則所要求的程度。