1.一種多組雙管道SRAM設(shè)備，包括：
(i)存儲器陣列，所述存儲器陣列包括多個SRAM組，每個SRAM組包括被組織為行和列的矩陣的單端口SRAM存儲器單元塊、解碼器、感測放大器以及存儲器單元訪問電路，其中，每個SRAM組能夠以最大頻率f(m)操作，并且被配置為用于和能夠在單個f(m)時鐘周期內(nèi)一起執(zhí)行讀操作和寫操作；
(ii)讀/寫控制輸入電路，所述讀/寫控制輸入電路在頻率f(e)的單個外部時鐘周期內(nèi)接收讀操作和寫操作，并且將這些讀操作和寫操作提供給每個SRAM組；
(iii)地址輸入電路，所述地址輸入電路在頻率f(e)的單個外部時鐘周期內(nèi)接收讀地址和寫地址，并且將這些讀地址和寫地址提供給每個SRAM組；
(iv)數(shù)據(jù)輸入電路，所述數(shù)據(jù)輸入電路在頻率f(e)的單個外部時鐘周期內(nèi)接收第一節(jié)拍的寫數(shù)據(jù)和第二節(jié)拍的寫數(shù)據(jù)，并且將這兩個節(jié)拍的寫數(shù)據(jù)提供給每個SRAM組；以及
(v)所述多個SRAM組處的組訪問電路，所述組訪問電路耦合到所述讀/寫控制輸入電路、地址輸入電路以及數(shù)據(jù)輸入電路，以不大于它們的最大操作頻率f(m)控制對于所述SRAM組的讀操作和寫操作的組合；
其中，所述外部時鐘頻率f(e)是每個SRAM能夠操作的最大頻率f(m)的至少兩倍，并且所述讀/寫控制電路以所述外部時鐘頻率f(e)操作，和/或所述地址電路以所述外部時鐘頻率f(e)操作，和/或所述數(shù)據(jù)電路以所述外部時鐘頻率f(e)操作。
2.根據(jù)權(quán)利要求1或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述地址電路接收讀地址和寫地址，并且被布置和電耦合為將所述讀地址劃分為第一讀地址流和第二讀地址流，以及將所述寫地址劃分為第一寫地址流和第二寫地址流；并且
其中，所述地址輸入管線電路進一步包括耦合在所述地址電路和所述多個SRAM組之間的第一地址輸入管線和第二地址輸入管線，所述第一地址管線和第二地址管線被配置為將已被劃分的讀地址信息和已被劃分的寫地址信息用總線運送到所述多個SRAM組，其中，所述地址輸入管線中的每一個以輸入時鐘頻率的一半頻率操作；
其中，所述數(shù)據(jù)電路被布置和連接為：
將節(jié)拍一寫數(shù)據(jù)劃分為第一半頻率節(jié)拍一寫數(shù)據(jù)流和第二半頻率節(jié)拍一寫數(shù)據(jù)流；
將節(jié)拍二寫數(shù)據(jù)劃分為第一半頻率節(jié)拍二寫數(shù)據(jù)流和第二半頻率節(jié)拍二寫數(shù)據(jù)流；并且
第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線耦合在所述數(shù)據(jù)電路和所述多個SRAM組之間，所述第一數(shù)據(jù)管線和第二數(shù)據(jù)管線被配置為將第一節(jié)拍一寫數(shù)據(jù)流、第二節(jié)拍一寫數(shù)據(jù)流、第一節(jié)拍二寫數(shù)據(jù)流以及第二節(jié)拍二寫數(shù)據(jù)流用總線運送到所述多個SRAM組；并且
其中，所述組訪問電路被布置和電耦合為：
將劃分的讀地址信息和劃分的寫地址信息合并/重組為單個讀/寫地址流以對所述多個SRAM組中的每個特定的組進行讀和寫；
通過組合/合并第一節(jié)拍一寫數(shù)據(jù)流和第二節(jié)拍一寫數(shù)據(jù)流來形成單個節(jié)拍一寫數(shù)據(jù)流以將節(jié)拍一數(shù)據(jù)寫到所述多個SRAM組中的至少一個；以及
通過組合第一節(jié)拍二寫數(shù)據(jù)流和第二節(jié)拍二寫數(shù)據(jù)流來形成單個節(jié)拍二寫數(shù)據(jù)流以將節(jié)拍二數(shù)據(jù)寫到所述多個SRAM組中的一個或多個。
3.根據(jù)權(quán)利要求1或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，
其中，所述地址電路接收讀地址和寫地址，并且被布置和電耦合為：
將所述讀地址劃分為第一讀地址流和第二讀地址流，以及將所述寫地址劃分為第一寫地址流和第二寫地址流；并且
將已被劃分的讀地址信息和已被劃分的寫地址信息提供給所述多個SRAM組；
其中，所述數(shù)據(jù)電路被布置和連接為：
將節(jié)拍一寫數(shù)據(jù)劃分為第一半頻率節(jié)拍一寫數(shù)據(jù)流和第二半頻率節(jié)拍一寫數(shù)據(jù)流；
將節(jié)拍二寫數(shù)據(jù)劃分為第一半頻率節(jié)拍二寫數(shù)據(jù)流和第二半頻率節(jié)拍二寫數(shù)據(jù)流；以及
將第一節(jié)拍一寫數(shù)據(jù)流、第二節(jié)拍一寫數(shù)據(jù)流、第一節(jié)拍二寫數(shù)據(jù)流以及第二節(jié)拍二寫數(shù)據(jù)流提供給所述多個SRAM組；并且
其中，所述組訪問電路被布置和電耦合為：
將劃分的讀地址信息和劃分的寫地址信息合并/重組為單個讀/寫地址流以對所述多個SRAM組中的每個特定的組進行讀和寫；
通過組合/合并第一節(jié)拍一寫數(shù)據(jù)流和第二節(jié)拍一寫數(shù)據(jù)流來形成單個節(jié)拍一寫數(shù)據(jù)流以將節(jié)拍一數(shù)據(jù)寫到所述多個SRAM組中的至少一個；以及
通過組合第一節(jié)拍二寫數(shù)據(jù)流和第二節(jié)拍二寫數(shù)據(jù)流來形成單個節(jié)拍二寫數(shù)據(jù)流以將節(jié)拍二數(shù)據(jù)寫到所述多個SRAM組中的一個或多個。
4.一種多組雙管道SRAM設(shè)備，包括：
(i)存儲器陣列，所述存儲器陣列包括多個SRAM組，其中，每個SRAM組包括被組織為行和列的矩陣的單端口SRAM存儲器單元塊以及存儲器單元訪問電路；
(ii)地址輸入管線電路，所述地址輸入管線電路包括：
地址電路，所述地址電路接收讀地址和寫地址，所述地址電路被布置和電耦合為將所述讀地址劃分為第一讀地址流和第二讀地址流，以及將所述寫地址劃分為第一寫地址流和第二寫地址流；以及
第一地址輸入管線和第二地址輸入管線，所述第一地址輸入管線和第二地址輸入管線耦合在所述地址電路和所述多個SRAM組之間，所述第一地址管線和第二地址管線被配置為將已被劃分的讀地址信息和已被劃分的寫地址信息用總線運送到所述多個SRAM組，其中，所述地址輸入管線中的每一個以輸入時鐘頻率的一半頻率操作；
(iii)數(shù)據(jù)輸入管線電路，所述數(shù)據(jù)輸入管線電路包括：
數(shù)據(jù)電路，所述數(shù)據(jù)電路接收包括節(jié)拍一寫數(shù)據(jù)和節(jié)拍二寫數(shù)據(jù)的第一節(jié)拍和第二節(jié)拍的寫數(shù)據(jù)，其中，所述數(shù)據(jù)電路被布置和連接為：
將節(jié)拍一寫數(shù)據(jù)劃分為第一半頻率節(jié)拍一寫數(shù)據(jù)流和第二半頻率節(jié)拍一寫數(shù)據(jù)流；
將節(jié)拍二寫數(shù)據(jù)劃分為第一半頻率節(jié)拍二寫數(shù)據(jù)流和第二半頻率節(jié)拍二寫數(shù)據(jù)流；和
第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線，所述第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線耦合在所述數(shù)據(jù)電路和所述多個SRAM組之間，所述第一數(shù)據(jù)管線和第二數(shù)據(jù)管線被配置為將第一節(jié)拍一寫數(shù)據(jù)流、第二節(jié)拍一寫數(shù)據(jù)流、第一節(jié)拍二寫數(shù)據(jù)流以及第二節(jié)拍二寫數(shù)據(jù)流用總線運送到所述多個SRAM組；以及
(iv)所述多個SRAM組處的組訪問電路，所述組訪問電路被布置和電耦合為：
將劃分的讀地址信息和劃分的寫地址信息合并/重組為單個讀/寫地址流以對所述多個SRAM組中的每個特定的組進行讀和寫；
通過組合/合并第一節(jié)拍一寫數(shù)據(jù)流和第二節(jié)拍一寫數(shù)據(jù)流來形成單個節(jié)拍一寫數(shù)據(jù)流以將節(jié)拍一數(shù)據(jù)寫到所述多個SRAM組中的至少一個；以及
通過組合第一節(jié)拍二寫數(shù)據(jù)流和第二節(jié)拍二寫數(shù)據(jù)流來形成單個節(jié)拍二寫數(shù)據(jù)流以將節(jié)拍二數(shù)據(jù)寫到所述多個SRAM組中的一個或多個。
5.根據(jù)權(quán)利要求1、權(quán)利要求2、權(quán)利要求4或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述地址管線電路和/或所述組訪問電路被配置為：
從第一讀地址流和第一寫地址流形成第一讀/寫地址流(Au)，并且從第二讀地址流和第二寫地址流形成第二讀/寫地址流(Av)；
將第一讀/寫地址流和第二讀/寫地址流合并/重組為單個讀/寫地址流以對所述多個SRAM組中的每個特定的組進行讀和寫。
6.根據(jù)權(quán)利要求1、權(quán)利要求4、權(quán)利要求5或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述訪問電路包括電路組件，所述電路組件被布置和耦合為：
將交替的時鐘周期分別指定為第一管線時鐘周期和第二管線時鐘周期；
產(chǎn)生時間段為第一輸入時鐘和第二輸入時鐘的兩倍的第一管線時鐘和第二管線時鐘，其中，所述第一管線時鐘在第一管線時鐘周期期間為高，并且所述第二管線時鐘是第一管線時鐘的反相；以及
產(chǎn)生時間段為第一輸入時鐘和第二輸入時鐘的兩倍的第三管線時鐘和第四管線時鐘，其中，所述第三管線時鐘在第二管線時鐘周期期間為高，并且所述第四管線時鐘是第三管線時鐘的反相。
7.根據(jù)權(quán)利要求1、權(quán)利要求4、權(quán)利要求5或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，進一步包括：
第一讀控制輸入和第一寫控制輸入，所述第一讀控制輸入和第一寫控制輸入用于對于每一個時鐘周期在同一個時鐘周期中啟動讀操作和寫操作；
第一輸入時鐘和第二輸入時鐘，其中，所述第二輸入時鐘是第一輸入時鐘的反相。
8.根據(jù)權(quán)利要求1、權(quán)利要求4、權(quán)利要求5、權(quán)利要求6、權(quán)利要求7或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述地址電路使用第一輸入時鐘鎖存每一個時鐘周期輸入的讀地址，并且使用第二輸入時鐘鎖存每一個時鐘周期輸入的寫地址。
9.根據(jù)權(quán)利要求1、權(quán)利要求4、權(quán)利要求5或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，
其中，在第一管線時鐘周期中啟動的讀操作與在同一個或不同的第一管線時鐘周期中啟動的寫操作配對，其中，所述讀操作和寫操作對同一個SRAM組或者對不同的SRAM組在兩個周期上順序執(zhí)行；
其中，所述讀操作執(zhí)行達小于兩個周期的持續(xù)時間，所述寫操作執(zhí)行達小于或等于一個周期的持續(xù)時間，并且所述第一管線時鐘周期的讀操作和寫操作的組合持續(xù)時間不超過兩個周期；
其中，在第二管線時鐘周期中啟動的讀操作與在同一個或不同的第二管線時鐘周期中啟動的寫操作配對，其中，所述讀操作和寫操作對所述同一個SRAM組或者對所述不同的SRAM組在兩個周期上順序執(zhí)行；
其中，所述讀操作執(zhí)行達小于兩個周期的持續(xù)時間，所述寫操作執(zhí)行達小于或等于一個周期的持續(xù)時間，并且所述第二管線時鐘周期的讀操作和寫操作的組合持續(xù)時間不超過兩個周期。
10.根據(jù)權(quán)利要求9或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，由于在讀地址被輸入并且新的讀操作隨后被產(chǎn)生時基于先前啟動的讀操作和寫操作一個或多個SRAM組繁忙，所述讀地址限制于非繁忙的SRAM組；并且
其中，所述寫地址不受限制，只要任何SRAM組可以在任何時間被寫即可，而不管先前啟動的讀操作和寫操作如何。
11.根據(jù)權(quán)利要求10或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，進一步包括：
第一數(shù)據(jù)輸入時鐘和第二數(shù)據(jù)輸入時鐘，所述第一數(shù)據(jù)輸入時鐘和第二數(shù)據(jù)輸入時鐘分別與第一輸入時鐘和第二輸入時鐘均步或者物理相同，其中，所述第二數(shù)據(jù)輸入時鐘是第一數(shù)據(jù)輸入時鐘的反相；
數(shù)據(jù)電路，所述數(shù)據(jù)電路使用第一數(shù)據(jù)輸入時鐘鎖存每一個寫操作每一個時鐘周期傳送的第一節(jié)拍的寫數(shù)據(jù)；并且
所述數(shù)據(jù)電路使用第二數(shù)據(jù)輸入時鐘鎖存每一個寫操作每一個時鐘周期傳送的第二節(jié)拍的寫數(shù)據(jù)。
12.根據(jù)權(quán)利要求11或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述數(shù)據(jù)電路捕獲每一個寫操作傳送的兩節(jié)拍的寫數(shù)據(jù)，并且通過第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線將所述兩節(jié)拍的寫數(shù)據(jù)用總線運送到所述多個SRAM組，其中，所述數(shù)據(jù)管線中的每一個以第一/第二輸入時鐘頻率的一半操作。
13.根據(jù)權(quán)利要求10、權(quán)利要求11或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，進一步包括：
第一地址輸入管線，所述第一地址輸入管線在捕獲之后產(chǎn)生第一管線讀地址和第一管線寫地址，并且將第一管線讀/寫地址傳播到所述多個SRAM組中的每一個。
14.根據(jù)權(quán)利要求10或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，進一步包括：
第二地址輸入管線，所述第二地址輸入管線在捕獲之后產(chǎn)生第二管線讀地址和第二管線寫地址，并且將第二管線讀/寫地址傳播到所述多個SRAM組中的每一個。
15.根據(jù)權(quán)利要求1、權(quán)利要求4、權(quán)利要求5或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述數(shù)據(jù)電路捕獲每一個寫操作傳送的兩節(jié)拍的寫數(shù)據(jù)，并且通過第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線將所述兩節(jié)拍的寫數(shù)據(jù)傳播到所述多個SRAM組，其中，所述數(shù)據(jù)管線中的每一個以第一/第二輸入時鐘頻率的一半操作。
16.根據(jù)權(quán)利要求16、權(quán)利要求17或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，進一步包括：
第一地址輸入管線，所述第一地址輸入管線在捕獲之后產(chǎn)生第一管線讀地址和第一管線寫地址，并且將第一管線讀/寫地址傳播到所述多個SRAM組中的每一個。
17.一種多組雙管道SRAM設(shè)備，包括：
存儲器陣列，所述存儲器陣列包括多個SRAM組，其中，每個SRAM組包括被組織為行和列的矩陣的單端口SRAM存儲器單元塊以及存儲器單元訪問電路；
地址輸入管線電路，所述地址輸入管線電路包括地址電路以及第一地址輸入管線和第二地址輸入管線，所述地址電路接收讀地址和寫地址，所述第一地址輸入管線和第二地址輸入管線耦合在所述地址電路和所述多個SRAM組之間，所述地址電路被布置和連接為：
將所述讀地址劃分為第一讀地址流和第二讀地址流，以及將所述寫地址劃分為第一寫地址流和第二寫地址流；
從第一讀地址流和第一寫地址流形成第一讀/寫地址流(Au)，并且從第二讀地址流和第二寫地址流形成第二讀/寫地址流(Av)；
通過第一地址輸入管線和第二地址輸入管線分別將第一讀/寫地址流和第二讀/寫地址流用總線運送到所述多個SRAM組，其中，所述地址輸入管線中的每一個以輸入時鐘頻率的一半頻率操作；
數(shù)據(jù)輸入管線電路，所述數(shù)據(jù)輸入管線電路包括：
數(shù)據(jù)電路，所述數(shù)據(jù)電路接收包括節(jié)拍一寫數(shù)據(jù)和節(jié)拍二寫數(shù)據(jù)的第一節(jié)拍和第二節(jié)拍的寫數(shù)據(jù)；和
第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線，所述第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線耦合在所述數(shù)據(jù)電路和所述多個SRAM組之間；
其中，所述數(shù)據(jù)電路被布置和連接為：
將節(jié)拍一寫數(shù)據(jù)劃分為第一半頻率節(jié)拍一寫數(shù)據(jù)流和第二半頻率節(jié)拍一寫數(shù)據(jù)流；
將節(jié)拍二寫數(shù)據(jù)劃分為第一半頻率節(jié)拍二寫數(shù)據(jù)流和第二半頻率節(jié)拍二寫數(shù)據(jù)流；
經(jīng)由第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線將第一節(jié)拍一寫數(shù)據(jù)流、第二節(jié)拍一寫數(shù)據(jù)流、第一節(jié)拍二寫數(shù)據(jù)流以及第二節(jié)拍二寫數(shù)據(jù)流用總線運送到存儲器；
所述多個SRAM組處的組訪問電路，所述組訪問電路被布置和耦合為：
將第一讀/寫地址流和第二讀/寫地址流重組為單個讀/寫地址流以對所述多個SRAM組中的每個特定的組進行讀和寫；
通過組合/合并第一節(jié)拍一寫數(shù)據(jù)流和第二節(jié)拍一寫數(shù)據(jù)流來形成單個節(jié)拍一寫數(shù)據(jù)流以將節(jié)拍一數(shù)據(jù)寫到所述多個SRAM組中的至少一個；以及
通過組合第一節(jié)拍二寫數(shù)據(jù)流和第二節(jié)拍二寫數(shù)據(jù)流來形成單個節(jié)拍二寫數(shù)據(jù)流以將節(jié)拍二數(shù)據(jù)寫到所述多個SRAM組中的一個或多個。
18.根據(jù)權(quán)利要求17或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述訪問電路包括電路組件，所述電路組件被布置和耦合為：
將交替的時鐘周期分別指定為第一管線時鐘周期和第二管線時鐘周期；
產(chǎn)生時間段為第一輸入時鐘和第二輸入時鐘的兩倍的第一管線時鐘和第二管線時鐘，其中，所述第一管線時鐘在第一管線時鐘周期期間為高，并且所述第二管線時鐘是第一管線時鐘的反相；以及
產(chǎn)生時間段為第一輸入時鐘和第二輸入時鐘的兩倍的第三管線時鐘和第四管線時鐘，其中，所述第三管線時鐘在第二管線時鐘周期期間為高，并且所述第四管線時鐘是第三管線時鐘的反相。
19.根據(jù)權(quán)利要求17或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，進一步包括：
第一讀控制輸入和第一寫控制輸入，所述第一讀控制輸入和第一寫控制輸入用于對于每一個時鐘周期在同一個時鐘周期中啟動讀操作和寫操作；
第一輸入時鐘和第二輸入時鐘，其中，所述第二輸入時鐘是第一輸入時鐘的反相。
20.根據(jù)權(quán)利要求19或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述地址電路使用第一輸入時鐘鎖存每一個時鐘周期輸入的讀地址，并且使用第二輸入時鐘鎖存每一個時鐘周期輸入的寫地址。
21.根據(jù)權(quán)利要求17或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，
其中，在第一管線時鐘周期中啟動的讀操作與在同一個或不同的第一管線時鐘周期中啟動的寫操作配對，其中，所述讀操作和寫操作對同一個SRAM組或者對不同的SRAM組在兩個周期上順序執(zhí)行；
其中，所述讀操作執(zhí)行達小于兩個周期的持續(xù)時間，所述寫操作執(zhí)行達小于或等于一個周期的持續(xù)時間，并且所述第一管線時鐘周期的讀操作和寫操作的組合持續(xù)時間不超過兩個周期；
其中，在第二管線時鐘周期中啟動的讀操作與在同一個或不同的第二管線時鐘周期中啟動的寫操作配對，其中，所述讀操作和寫操作對所述同一個SRAM組或者對所述不同的SRAM組在兩個周期上順序執(zhí)行；
其中，所述讀操作執(zhí)行達小于兩個周期的持續(xù)時間，所述寫操作執(zhí)行達小于或等于一個周期的持續(xù)時間，并且所述第二管線時鐘周期的讀操作和寫操作的組合持續(xù)時間不超過兩個周期。
22.根據(jù)權(quán)利要求21或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，由于在讀地址被輸入并且新的讀操作隨后被產(chǎn)生時基于先前啟動的讀操作和寫操作一個或多個SRAM組繁忙，所述讀地址限制于非繁忙的SRAM組；并且
其中，所述寫地址不受限制，只要任何SRAM組可以在任何時間被寫即可，而不管先前啟動的讀操作和寫操作如何。
23.根據(jù)權(quán)利要求22或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，進一步包括：
第一數(shù)據(jù)輸入時鐘和第二數(shù)據(jù)輸入時鐘，所述第一數(shù)據(jù)輸入時鐘和第二數(shù)據(jù)輸入時鐘分別與第一輸入時鐘和第二輸入時鐘均步或者物理相同，其中，所述第二數(shù)據(jù)輸入時鐘是第一數(shù)據(jù)輸入時鐘的反相；
數(shù)據(jù)電路，所述數(shù)據(jù)電路使用第一數(shù)據(jù)輸入時鐘鎖存每一個寫操作每一個時鐘周期傳送的第一節(jié)拍的寫數(shù)據(jù)；并且
所述數(shù)據(jù)電路使用第二數(shù)據(jù)輸入時鐘鎖存每一個寫操作每一個時鐘周期傳送的第二節(jié)拍的寫數(shù)據(jù)。
24.根據(jù)權(quán)利要求23或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述數(shù)據(jù)電路捕獲每一個寫操作傳送的兩節(jié)拍的寫數(shù)據(jù)，并且通過第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線將所述兩節(jié)拍的寫數(shù)據(jù)用總線運送到所述多個SRAM組，其中，所述數(shù)據(jù)管線中的每一個以第一/第二輸入時鐘頻率的一半操作。
25.根據(jù)權(quán)利要求22、權(quán)利要求23或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，進一步包括：
第一地址輸入管線，所述第一地址輸入管線在捕獲之后產(chǎn)生第一管線讀地址和第一管線寫地址，并且將第一管線讀/寫地址傳播到所述多個SRAM組中的每一個。
26.根據(jù)權(quán)利要求22或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，進一步包括：
第二地址輸入管線，所述第二地址輸入管線在捕獲之后產(chǎn)生第二管線讀地址和第二管線寫地址，并且將第二管線讀/寫地址傳播到所述多個SRAM組中的每一個。
27.根據(jù)權(quán)利要求17或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述數(shù)據(jù)電路捕獲每一個寫操作傳送的兩節(jié)拍的寫數(shù)據(jù)，并且通過第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線將所述兩節(jié)拍的寫數(shù)據(jù)用總線運送到所述多個SRAM組，其中，所述數(shù)據(jù)管線中的每一個以第一/第二輸入時鐘頻率的一半操作。
28.根據(jù)權(quán)利要求16、權(quán)利要求17或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，進一步包括：
第一地址輸入管線，所述第一地址輸入管線在捕獲之后產(chǎn)生第一管線讀地址和第一管線寫地址，并且將第一管線讀/寫地址傳播到所述多個SRAM組中的每一個。
29.一種多組雙管道SRAM設(shè)備，包括：
存儲器陣列，所述存儲器陣列包括多個SRAM組，其中，每個SRAM組包括被組織為行和列的矩陣的單端口SRAM存儲器單元塊以及存儲器單元訪問電路；
地址輸入管線電路，所述地址輸入管線電路包括地址電路以及第一地址輸入管線和第二地址輸入管線，所述地址電路接收讀地址和寫地址，所述第一地址輸入管線和第二地址輸入管線耦合在所述地址電路和所述多個SRAM組之間，所述地址電路被布置和連接為：
將所述讀地址劃分為第一讀地址流和第二讀地址流，以及將所述寫地址劃分為第一寫地址流和第二寫地址流；
從第一讀地址流和第一寫地址流形成第一讀/寫地址流，并且從第二讀地址流和第二寫地址流形成第二讀/寫地址流；
其中，所述地址輸入管線中的每一個以輸入時鐘頻率的一半頻率操作；
數(shù)據(jù)輸入管線電路，所述數(shù)據(jù)輸入管線電路包括：
數(shù)據(jù)電路，所述數(shù)據(jù)電路接收包括節(jié)拍一寫數(shù)據(jù)和節(jié)拍二寫數(shù)據(jù)的第一節(jié)拍和第二節(jié)拍的寫數(shù)據(jù)；和
第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線，所述第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線耦合在所述數(shù)據(jù)電路和所述多個SRAM組之間；
其中，所述數(shù)據(jù)電路被布置和連接為：
將節(jié)拍一寫數(shù)據(jù)劃分為第一半頻率節(jié)拍一寫數(shù)據(jù)流和第二半頻率節(jié)拍一寫數(shù)據(jù)流；
將節(jié)拍二寫數(shù)據(jù)劃分為第一半頻率節(jié)拍二寫數(shù)據(jù)流和第二半頻率節(jié)拍二寫數(shù)據(jù)流；
所述多個SRAM組處的組訪問電路，所述組訪問電路被布置和耦合為：
將第一讀/寫地址流和第二讀/寫地址流重組為單個讀/寫地址流以對所述多個SRAM組中的每個特定的組進行讀和寫。
30.根據(jù)權(quán)利要求29或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述地址電路被布置為：
通過第一地址輸入管線和第二地址輸入管線分別將第一讀/寫地址流和第二讀/寫地址流用總線運送到所述多個SRAM組。
31.根據(jù)權(quán)利要求29所述的設(shè)備，其中，所述數(shù)據(jù)電路被布置為：
經(jīng)由第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線將第一節(jié)拍一寫數(shù)據(jù)流、第二節(jié)拍一寫數(shù)據(jù)流、第一節(jié)拍二寫數(shù)據(jù)流以及第二節(jié)拍二寫數(shù)據(jù)流用總線運送到存儲器。
32.根據(jù)權(quán)利要求29所述的設(shè)備，其中，所述組訪問電路被布置為：
通過組合/合并第一節(jié)拍一寫數(shù)據(jù)流和第二節(jié)拍一寫數(shù)據(jù)流來形成單個節(jié)拍一寫數(shù)據(jù)流以將節(jié)拍一數(shù)據(jù)寫到所述多個SRAM組中的至少一個；和
通過組合第一節(jié)拍二寫數(shù)據(jù)流和第二節(jié)拍二寫數(shù)據(jù)流來形成單個節(jié)拍二寫數(shù)據(jù)流以將節(jié)拍二數(shù)據(jù)寫到所述多個SRAM組中的一個或多個。
33.根據(jù)權(quán)利要求1、權(quán)利要求4或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，進一步包括以下中的一個或多個：
第一讀控制輸入和第一寫控制輸入，所述第一讀控制輸入和第一寫控制輸入用于對于每一個時鐘周期在同一個時鐘周期中啟動讀操作和寫操作；
第一輸入時鐘和第二輸入時鐘，其中，所述第二輸入時鐘是第一輸入時鐘的反相；和/或
其中，所述訪問電路被配置為進行以下中的一個或多個：
將交替的時鐘周期分別指定為第一管線時鐘周期和第二管線時鐘周期；
產(chǎn)生時間段為第一輸入時鐘和第二輸入時鐘的兩倍的第一管線時鐘和第二管線時鐘，其中，所述第一管線時鐘在第一管線時鐘周期期間為高，并且所述第二管線時鐘是第一管線時鐘的反相；和/或
產(chǎn)生時間段為第一輸入時鐘和第二輸入時鐘的兩倍的第三管線時鐘和第四管線時鐘，其中，所述第三管線時鐘在第二管線時鐘周期期間為高，并且所述第四管線時鐘是第三管線時鐘的反相。
34.一種Quad-B2 SRAM存儲器設(shè)備，包括：
存儲器陣列，所述存儲器陣列包括多個SRAM組，其中，每個SRAM組包括被組織為行和列的矩陣的單端口SRAM存儲器單元塊以及存儲器單元訪問電路，所述存儲器單元訪問電路包括：
第一讀控制輸入和第一寫控制輸入，所述第一讀控制輸入和第一寫控制輸入用于對于每一個時鐘周期在同一個時鐘周期中啟動讀操作和寫操作；
第一輸入時鐘和第二輸入時鐘，其中，所述第二輸入時鐘是第一輸入時鐘的反相；
其中，所述訪問電路被配置為：
將交替的時鐘周期分別指定為第一管線時鐘周期和第二管線時鐘周期；
產(chǎn)生時間段為第一輸入時鐘和第二輸入時鐘的兩倍的第一管線時鐘和第二管線時鐘，其中，所述第一管線時鐘在第一管線時鐘周期期間為高，并且所述第二管線時鐘是第一管線時鐘的反相；以及
產(chǎn)生時間段為第一輸入時鐘和第二輸入時鐘的兩倍的第三管線時鐘和第四管線時鐘，其中，所述第三管線時鐘在第二管線時鐘周期期間為高，并且所述第四管線時鐘是第三管線時鐘的反相。
35.根據(jù)權(quán)利要求34或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，
其中，在第一管線時鐘周期中啟動的讀操作與在同一個或不同的第一管線時鐘周期中啟動的寫操作配對，其中，所述讀操作和寫操作對同一個SRAM組或者對不同的SRAM組在兩個周期上順序執(zhí)行；
其中，所述讀操作執(zhí)行達小于兩個周期，所述寫操作執(zhí)行達小于或等于一個周期的持續(xù)時間，并且所述第一管線時鐘周期的讀操作和寫操作的組合持續(xù)時間不超過兩個周期；
其中，在第二管線時鐘周期中啟動的讀操作與在同一個或不同的第二管線時鐘周期中啟動的寫操作配對，其中，所述讀操作和寫操作對所述同一個SRAM組或者對所述不同的SRAM組在兩個周期上順序執(zhí)行；和/或
其中，所述讀操作執(zhí)行達小于兩個周期的持續(xù)時間，所述寫操作執(zhí)行達小于或等于一個周期的持續(xù)時間，并且所述第二管線時鐘周期的讀操作和寫操作的組合持續(xù)時間不超過兩個周期。
36.根據(jù)權(quán)利要求35或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，進一步包括：
地址電路，所述地址電路使用第一輸入時鐘鎖存每一個時鐘周期輸入的讀地址；
所述地址電路使用第二輸入時鐘鎖存每一個時鐘周期輸入的寫地址；
所述地址電路捕獲讀地址和寫地址并且通過第一地址輸入管線和第二地址輸入管線將所述讀地址和寫地址傳播到所述多個SRAM組，其中，所述地址輸入管線中的每一個以第一/第二輸入時鐘頻率的一半操作。
37.根據(jù)權(quán)利要求36或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，由于在讀地址被輸入并且新的讀操作隨后被產(chǎn)生時基于先前啟動的讀操作和寫操作一個或多個SRAM組繁忙，所述讀地址限制于非繁忙的SRAM組；
其中，所述寫地址不受限制，只要任何SRAM組可以在任何時間被寫即可，而不管先前啟動的讀操作和寫操作如何。
38.根據(jù)權(quán)利要求37或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，進一步包括：
第一數(shù)據(jù)輸入時鐘和第二數(shù)據(jù)輸入時鐘，所述第一數(shù)據(jù)輸入時鐘和第二數(shù)據(jù)輸入時鐘分別與第一輸入時鐘和第二輸入時鐘均步或者物理相同，其中，所述第二數(shù)據(jù)輸入時鐘是第一數(shù)據(jù)輸入時鐘的反相；
數(shù)據(jù)電路，所述數(shù)據(jù)電路使用第一數(shù)據(jù)輸入時鐘鎖存每一個寫操作每一個時鐘周期傳送的第一節(jié)拍的寫數(shù)據(jù)；
所述數(shù)據(jù)電路使用第二數(shù)據(jù)輸入時鐘鎖存每一個寫操作每一個時鐘周期傳送的第二節(jié)拍的寫數(shù)據(jù)；
所述數(shù)據(jù)電路捕獲每一個寫操作傳送的兩節(jié)拍的寫數(shù)據(jù)，并且通過第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線將所述兩節(jié)拍的寫數(shù)據(jù)傳播到所述多個SRAM組，其中，所述數(shù)據(jù)管線中的每一個以第一/第二輸入時鐘頻率的一半操作。
39.根據(jù)權(quán)利要求37、權(quán)利要求38或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，進一步包括：
第一地址輸入管線，所述第一地址輸入管線在捕獲之后產(chǎn)生第一管線讀地址和第一管線寫地址，并且將第一管線讀/寫地址傳播到所述多個SRAM組中的每一個；
第二地址輸入管線，所述第二地址輸入管線在捕獲之后產(chǎn)生第二管線讀地址和第二管線寫地址，并且將第二管線讀/寫地址傳播到所述多個SRAM組中的每一個。
40.根據(jù)權(quán)利要求39或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述第一地址輸入管線和第二地址輸入管線的第一部分包括：
第一地址寄存器/鎖存器，所述第一地址寄存器/鎖存器每一個周期在第一輸入時鐘的上升沿上捕獲讀地址，而不管在第一輸入時鐘的同一個上升沿上捕獲的第一讀控制的狀態(tài)如何；
第二地址寄存器/鎖存器，所述第二地址寄存器/鎖存器在第一寫控制在第一輸入時鐘的前一個上升沿上被捕獲為低/工作的時鐘周期中在第二輸入時鐘的上升沿上捕獲寫地址。
41.根據(jù)權(quán)利要求40或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述第一地址輸入管線和第二地址輸入管線的第二部分包括：
第三地址寄存器/鎖存器，所述第三地址寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第一地址寄存器/鎖存器的讀地址以產(chǎn)生對于兩個周期有效的第一管線讀地址；
第四地址寄存器/鎖存器，所述第四地址寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第一地址寄存器/鎖存器的讀地址以產(chǎn)生對于兩個周期有效的第二管線讀地址；
第五地址寄存器/鎖存器，所述第五地址寄存器/鎖存器在第二管線時鐘的上升沿上重新鎖存來自第二地址寄存器/鎖存器的寫地址以產(chǎn)生對于兩個周期有效的第一管線寫地址；以及
第六地址寄存器/鎖存器，所述第六地址寄存器/鎖存器在第四管線時鐘的上升沿上重新鎖存來自第二地址寄存器/鎖存器的寫地址以產(chǎn)生對于兩個周期有效的第二管線寫地址。
42.根據(jù)權(quán)利要求40或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述第一地址輸入管線和第二地址輸入管線的第二部分包括：
第三地址寄存器/鎖存器，所述第三地址寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第一地址寄存器/鎖存器的讀地址以產(chǎn)生對于兩個周期有效的第一管線讀地址；
第四地址寄存器/鎖存器，所述第四地址寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第一地址寄存器/鎖存器的讀地址以產(chǎn)生對于兩個周期有效的第二管線讀地址；
第五地址寄存器/鎖存器，所述第五地址寄存器/鎖存器用作第一地址輸入管線中的第一寫緩沖器，所述第五地址寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第二地址寄存器/鎖存器的寫地址以產(chǎn)生對于兩個周期有效的寫地址；
第六地址寄存器/鎖存器，所述第六地址寄存器/鎖存器用作第一地址輸入管線中的第二寫緩沖器，所述第六地址寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第五地址寄存器/鎖存器的寫地址以產(chǎn)生對于兩個周期有效的寫地址；
第七地址寄存器/鎖存器，所述第七地址寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第六地址寄存器/鎖存器的寫地址以產(chǎn)生對于兩個周期有效的第一管線寫地址；
第八地址寄存器/鎖存器，所述第八地址寄存器/鎖存器用作第二地址輸入管線中的第一寫緩沖器，所述第八地址寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第二地址寄存器/鎖存器的寫地址以產(chǎn)生對于兩個周期有效的寫地址；
第九地址寄存器/鎖存器，所述第九地址寄存器/鎖存器用作第二地址輸入管線中的第二寫緩沖器，所述第九地址寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第八地址寄存器/鎖存器的寫地址以產(chǎn)生對于兩個周期有效的寫地址；
第十地址寄存器/鎖存器，所述第十地址寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第九地址寄存器/鎖存器的寫地址以產(chǎn)生對于兩個周期有效的第二管線寫地址。
43.根據(jù)權(quán)利要求40或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述第一地址輸入管線和第二地址輸入管線的第二部分包括：
第三地址寄存器/鎖存器，所述第三地址寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第一地址寄存器/鎖存器的讀地址以產(chǎn)生對于兩個周期有效的第一管線讀地址；
第四地址寄存器/鎖存器，所述第四地址寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第一地址寄存器/鎖存器的讀地址以產(chǎn)生對于兩個周期有效的第二管線讀地址；
第一系列的多個地址寄存器/鎖存器，所述第一系列的多個地址寄存器/鎖存器是第一地址輸入管線中的多個寫緩沖器，所述第一系列的多個地址寄存器/鎖存器在第三管線時鐘的上升沿上順序重新鎖存來自第二地址寄存器/鎖存器的寫地址以在每一級產(chǎn)生對于兩個周期有效的第一系列的寫地址；
第五地址寄存器/鎖存器，所述第五地址寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第一系列的地址寄存器/鎖存器的寫地址以產(chǎn)生對于兩個周期有效的第一管線寫地址；
第二系列的多個地址寄存器/鎖存器，所述第二系列的多個地址寄存器/鎖存器是第二地址輸入管線中的多個寫緩沖器，所述第二系列的多個地址寄存器/鎖存器在第一管線時鐘的上升沿上順序重新鎖存來自第二地址寄存器/鎖存器的寫地址以在每一級產(chǎn)生對于兩個周期有效的第二系列的寫地址；
第六地址寄存器/鎖存器，所述第六地址寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第二系列的地址寄存器/鎖存器的寫地址以產(chǎn)生對于兩個周期有效的第二管線寫地址。
44.根據(jù)權(quán)利要求41、權(quán)利要求42、權(quán)利要求43或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述第一地址輸入管線和第二地址輸入管線的第三部分包括：
第一2：1地址復(fù)用器，所述第一2：1地址復(fù)用器將第一管線讀地址和寫地址一起時間復(fù)用為單個第一管線地址流，所述單個第一管線地址流隨后被用總線運送到每個SRAM組，其中，第一管線讀和寫地址的組合持續(xù)時間為兩個周期；
第二2：1地址復(fù)用器，所述第二2：1地址復(fù)用器將第二管線讀地址和寫地址一起時間復(fù)用為單個第二管線地址流，所述單個第二管線地址流隨后被用總線運送到每個SRAM組，其中，第二管線讀和寫地址的組合持續(xù)時間為兩個周期。
45.根據(jù)權(quán)利要求44或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述電路被配置為產(chǎn)生：
第一脈沖，所述第一脈沖從第一管線時鐘得到，并且在慢的操作頻率下短于一個周期或者在最大的操作頻率下長于一個周期，所述第一脈沖選擇將被復(fù)用到第一管線地址流中的第一管線讀地址；
第二脈沖，所述第二脈沖在慢的操作頻率下從第三管線時鐘得到或者在最大的操作頻率下在第一脈沖完成之后開始，并且選擇將被復(fù)用到第一管線地址流中的第一管線寫地址；
第三脈沖，所述第三脈沖從第三管線時鐘得到，并且在慢的操作頻率下短于一個周期或者在最大的操作頻率下長于一個周期，所述第三脈沖選擇將被復(fù)用到第二管線地址流中的第二管線讀地址；以及
第四脈沖，所述第四脈沖在慢的操作頻率下從第一管線時鐘得到或者在第三脈沖完成之后開始，并且選擇將被復(fù)用到第二管線地址流中的第二管線寫地址。
46.根據(jù)權(quán)利要求45或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，
所述第一脈沖是其寬度模擬讀周期延遲的單發(fā)自定時脈沖；
所述第二脈沖是其寬度模擬寫周期延遲的單發(fā)自定時脈沖；
所述第三脈沖是其寬度模擬讀周期延遲的單發(fā)自定時脈沖；
所述第四脈沖是其寬度模擬寫周期延遲的單發(fā)自定時脈沖。
47.根據(jù)權(quán)利要求44、權(quán)利要求46或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，進一步包括：
第一地址預(yù)解碼器，所述第一地址預(yù)解碼器沿著地址路徑、在第一讀寄存器/鎖存器和第一寫寄存器/鎖存器中進行捕獲之前。
48.根據(jù)權(quán)利要求44、權(quán)利要求46或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，進一步包括：
第一地址預(yù)解碼器，所述第一地址預(yù)解碼器提供在讀地址路徑中、在第一讀寄存器/鎖存器中進行捕獲之后且將讀地址路徑劃分為第一管線讀地址路徑和第二管線讀地址路徑之前；
第二地址預(yù)解碼器，所述第二地址預(yù)解碼器提供在寫地址路徑中、在第一寫寄存器/鎖存器中進行捕獲之后且將寫地址路徑劃分為第一管線寫地址路徑和第二管線寫地址路徑之前。
49.根據(jù)權(quán)利要求44、權(quán)利要求46或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，進一步包括：
第一地址預(yù)解碼器，所述第一地址預(yù)解碼器提供在第一管線讀地址路徑中、第一2：1地址復(fù)用器之前；
第二地址預(yù)解碼器，所述第二地址預(yù)解碼器提供在第二管線讀地址路徑中、第二2：1地址復(fù)用器之前；
第三地址預(yù)解碼器，所述第三地址預(yù)解碼器提供在第一管線寫地址路徑中、第一2：1地址復(fù)用器之前；
第四地址預(yù)解碼器，所述第四地址預(yù)解碼器提供在第二管線寫地址路徑中、第二2：1地址復(fù)用器之前。
50.根據(jù)權(quán)利要求44、權(quán)利要求47、權(quán)利要求48、權(quán)利要求49或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，進一步包括：
提供在每個SRAM組處的2：1地址SRAM組復(fù)用器，所述2：1地址SRAM組復(fù)用器將來自第一地址輸入管線的第一管線地址流非組地址和來自第二地址輸入管線的第二管線地址流非組地址一起時間復(fù)用為單個SRAM組地址流以對相應(yīng)的SRAM組進行讀和寫，
其中，SRAM組電路對來自第一地址輸入管線的第一管線地址流組地址進行解碼，并且產(chǎn)生第一SRAM組單發(fā)脈沖，所述第一SRAM組單發(fā)脈沖選擇將被復(fù)用到SRAM組地址流中的第一管線地址流非組地址(讀和/或?qū)?；
其中，所述SRAM組電路對來自第二地址輸入管線的第二管線地址流組地址進行解碼，并且產(chǎn)生第二SRAM組單發(fā)脈沖，所述第二SRAM組單發(fā)脈沖選擇將被復(fù)用到SRAM組地址流中的第二管線地址流非組地址(讀和/或?qū)?。
51.根據(jù)權(quán)利要求50或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述第一2：1地址復(fù)用器、第二2：1地址復(fù)用器和2：1地址SRAM組復(fù)用器每一個包括：
兩個復(fù)用器輸入、兩個復(fù)用器輸入選擇、以及復(fù)用器輸出，其中，每個復(fù)用器輸入一個專用的復(fù)用器輸入選擇；
第一驅(qū)動器、第二驅(qū)動器和第三驅(qū)動器，所述驅(qū)動器中的每一個包括：
輸入、使能和輸出，以使得當所述使能工作時所述輸出等于所述輸入，并且當所述使能不工作時所述輸出是三態(tài)的；
其中，所述第一驅(qū)動器輸入是第一復(fù)用器輸入，所述第二驅(qū)動器輸入是第二復(fù)用器輸入，并且所述第三驅(qū)動器輸入接地；
其中，所述第一驅(qū)動器使能是第一復(fù)用器輸入選擇，所述第二驅(qū)動器使能是第二復(fù)用器輸入選擇，并且所述第三驅(qū)動器使能是所述兩個復(fù)用器輸入選擇的邏輯或非；
其中，所述第一驅(qū)動器輸出、第二驅(qū)動器輸出和第三驅(qū)動器輸出匯集在一點以創(chuàng)建所述復(fù)用器輸出；并且
其中，當所述兩個復(fù)用器輸入選擇都不工作時，所述第三驅(qū)動器使所述復(fù)用器輸出為“低”。
52.根據(jù)權(quán)利要求38或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，進一步包括：
第一數(shù)據(jù)輸入管線，所述第一數(shù)據(jù)輸入管線在捕獲并轉(zhuǎn)換到第一輸入時鐘域之后產(chǎn)生兩個節(jié)拍的第一管線寫數(shù)據(jù)，并且將所述兩個節(jié)拍的第一管線寫數(shù)據(jù)傳播到每個SRAM組；和
第二數(shù)據(jù)輸入管線，所述第二數(shù)據(jù)輸入管線在捕獲并轉(zhuǎn)換到第一輸入時鐘域之后產(chǎn)生兩個節(jié)拍的第二管線寫數(shù)據(jù)，并且將所述兩個節(jié)拍的第二管線寫數(shù)據(jù)傳播到每個SRAM組。
53.根據(jù)權(quán)利要求52或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線的第一部分包括：
第一數(shù)據(jù)寄存器/鎖存器，所述第一數(shù)據(jù)寄存器/鎖存器每一個周期在第一數(shù)據(jù)輸入時鐘的上升沿上捕獲第一節(jié)拍的寫數(shù)據(jù)，而不管在同一個周期中在第一輸入時鐘的上升沿上捕獲的第一寫控制的狀態(tài)如何；以及
第二數(shù)據(jù)寄存器/鎖存器，所述第二數(shù)據(jù)寄存器/鎖存器每一個周期在第二數(shù)據(jù)輸入時鐘的上升沿上捕獲第二節(jié)拍的寫數(shù)據(jù)，而不管在同一個周期中在第一輸入時鐘的上升沿上捕獲的第一寫控制的狀態(tài)如何。
54.根據(jù)權(quán)利要求53或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線的第二部分包括：
第三數(shù)據(jù)寄存器/鎖存器，所述第三數(shù)據(jù)寄存器/鎖存器在第二輸入時鐘的上升沿上重新鎖存來自第一數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而將所述數(shù)據(jù)從數(shù)據(jù)輸入時鐘域轉(zhuǎn)換到輸入時鐘域，并且允許數(shù)據(jù)輸入時鐘邊沿領(lǐng)先于或落后于輸入時鐘邊沿大約半個周期；
第四數(shù)據(jù)寄存器/鎖存器，所述第四數(shù)據(jù)寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第三數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第一管線第一節(jié)拍的寫數(shù)據(jù)；
第五數(shù)據(jù)寄存器/鎖存器，所述第五數(shù)據(jù)寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第三數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第二管線第一節(jié)拍的寫數(shù)據(jù)；
第六數(shù)據(jù)寄存器/鎖存器，所述第六數(shù)據(jù)寄存器/鎖存器在第一輸入時鐘的上升沿上重新鎖存來自第二數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而將所述數(shù)據(jù)從數(shù)據(jù)輸入時鐘域轉(zhuǎn)換到輸入時鐘域，并且允許數(shù)據(jù)輸入時鐘邊沿領(lǐng)先于或落后于輸入時鐘邊沿大約半個周期；
第七數(shù)據(jù)寄存器/鎖存器，所述第七數(shù)據(jù)寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第六數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第一管線第二節(jié)拍的寫數(shù)據(jù)；以及
第八數(shù)據(jù)寄存器/鎖存器，所述第八數(shù)據(jù)寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第六數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第二管線第二節(jié)拍的寫數(shù)據(jù)。
55.根據(jù)權(quán)利要求53或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線的第二部分包括：
第三數(shù)據(jù)寄存器/鎖存器，所述第三數(shù)據(jù)寄存器/鎖存器利用第二數(shù)據(jù)輸入時鐘來重新鎖存來自第一數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)；
第四數(shù)據(jù)寄存器/鎖存器，所述第四數(shù)據(jù)寄存器/鎖存器利用第二輸入時鐘來重新鎖存來自第三數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而將所述數(shù)據(jù)從數(shù)據(jù)輸入時鐘域轉(zhuǎn)換到輸入時鐘域，并且允許數(shù)據(jù)輸入時鐘邊沿領(lǐng)先于或落后于輸入時鐘邊沿大約半個周期；
第五數(shù)據(jù)寄存器/鎖存器，所述第五數(shù)據(jù)寄存器/鎖存器利用第一輸入時鐘來重新鎖存來自第四數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)；
第六數(shù)據(jù)寄存器/鎖存器，所述第六數(shù)據(jù)寄存器/鎖存器利用第二輸入時鐘來重新鎖存來自第五數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)；
第七數(shù)據(jù)寄存器/鎖存器，所述第七數(shù)據(jù)寄存器/鎖存器利用第一數(shù)據(jù)輸入時鐘來重新鎖存來自第二數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)；
第八數(shù)據(jù)寄存器/鎖存器，所述第八數(shù)據(jù)寄存器/鎖存器利用第一輸入時鐘來重新鎖存來自第七數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而將所述數(shù)據(jù)從數(shù)據(jù)輸入時鐘域轉(zhuǎn)換到輸入時鐘域，并且允許數(shù)據(jù)輸入時鐘邊沿領(lǐng)先于或落后于輸入時鐘邊沿大約半個周期；以及
第九數(shù)據(jù)寄存器/鎖存器，所述第九數(shù)據(jù)寄存器/鎖存器利用第二輸入時鐘來重新鎖存來自第八數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，
其中，所述第三數(shù)據(jù)寄存器/鎖存器至第九數(shù)據(jù)寄存器/鎖存器中的每一個在它們各自的輸入時鐘為“低”時是透明的，并且在它們各自的輸入時鐘變“高”時進行鎖存。
56.根據(jù)權(quán)利要求54或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線的第二部分進一步包括：
第九數(shù)據(jù)寄存器/鎖存器，所述第九數(shù)據(jù)寄存器/鎖存器用作第一數(shù)據(jù)輸入管線中的用于第一節(jié)拍的寫數(shù)據(jù)的第一寫緩沖器，所述第九數(shù)據(jù)寄存器/鎖存器在第四管線時鐘的上升沿上重新鎖存第一節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第一節(jié)拍的寫數(shù)據(jù)；
第十數(shù)據(jù)寄存器/鎖存器，所述第十數(shù)據(jù)寄存器/鎖存器用作第一數(shù)據(jù)輸入管線中的用于第一節(jié)拍的寫數(shù)據(jù)的第二寫緩沖器，所述第十數(shù)據(jù)寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第九寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第一節(jié)拍的寫數(shù)據(jù)；
第十一數(shù)據(jù)寄存器/鎖存器，所述第十一數(shù)據(jù)寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第十數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第一管線第一節(jié)拍的寫數(shù)據(jù)；
第十二數(shù)據(jù)寄存器/鎖存器，所述第十二數(shù)據(jù)寄存器/鎖存器用作第二數(shù)據(jù)輸入管線中的用于第一節(jié)拍的寫數(shù)據(jù)的第一寫緩沖器，所述第十二數(shù)據(jù)寄存器/鎖存器在第二管線時鐘的上升沿上重新鎖存第一節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第一節(jié)拍的寫數(shù)據(jù)；
第十三數(shù)據(jù)寄存器/鎖存器，所述第十三數(shù)據(jù)寄存器/鎖存器用作第二數(shù)據(jù)輸入管線中的用于第一節(jié)拍的寫數(shù)據(jù)的第二寫緩沖器，所述第十三數(shù)據(jù)寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第十二數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第一節(jié)拍的寫數(shù)據(jù)；
第十四數(shù)據(jù)寄存器/鎖存器，所述第十四數(shù)據(jù)寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第十三數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第二管線第一節(jié)拍的寫數(shù)據(jù)；
第十五數(shù)據(jù)寄存器/鎖存器，所述第十五數(shù)據(jù)寄存器/鎖存器用作第一數(shù)據(jù)管線中的用于第二節(jié)拍的寫數(shù)據(jù)的第一寫緩沖器，所述第十五數(shù)據(jù)寄存器/鎖存器在第四管線時鐘的上升沿上重新鎖存來自第九數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第二節(jié)拍的寫數(shù)據(jù)；
第十六數(shù)據(jù)寄存器/鎖存器，所述第十六數(shù)據(jù)寄存器/鎖存器用作第一數(shù)據(jù)管線中的用于第二節(jié)拍的寫數(shù)據(jù)的寫數(shù)據(jù)緩沖器，所述第十六數(shù)據(jù)寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第九數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第二節(jié)拍的寫數(shù)據(jù)；
第十七數(shù)據(jù)寄存器/鎖存器，所述第十七數(shù)據(jù)寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第十六數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第一管線第二節(jié)拍的寫數(shù)據(jù)；
第十八數(shù)據(jù)寄存器/鎖存器，所述第十八數(shù)據(jù)寄存器/鎖存器用作第二數(shù)據(jù)輸入管線中的用于第二節(jié)拍的寫數(shù)據(jù)的第一寫緩沖器，所述第十八數(shù)據(jù)寄存器/鎖存器在第二管線時鐘的上升沿上重新鎖存來自第九數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第二節(jié)拍的寫數(shù)據(jù)；
第十九數(shù)據(jù)寄存器/鎖存器，所述第十九數(shù)據(jù)寄存器/鎖存器用作第二數(shù)據(jù)輸入管線中的用于第二節(jié)拍的寫數(shù)據(jù)的第二寫緩沖器，所述第十九數(shù)據(jù)寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第十八數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第二節(jié)拍的寫數(shù)據(jù)；以及
第二十數(shù)據(jù)寄存器/鎖存器，所述第二十數(shù)據(jù)寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第十九數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第二管線第二節(jié)拍的寫數(shù)據(jù)。
57.根據(jù)權(quán)利要求53或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線的第二部分包括：
第三數(shù)據(jù)寄存器/鎖存器，所述第三數(shù)據(jù)寄存器/鎖存器在第二輸入時鐘的上升沿上重新鎖存來自第一數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而將所述數(shù)據(jù)從數(shù)據(jù)輸入時鐘域轉(zhuǎn)換到輸入時鐘域，并且允許數(shù)據(jù)輸入時鐘邊沿領(lǐng)先于或落后于輸入時鐘邊沿大約半個周期；
第一系列的多個寄存器/鎖存器，所述第一系列的多個寄存器/鎖存器是第一數(shù)據(jù)輸入管線中的用于第一節(jié)拍的寫數(shù)據(jù)的多個寫緩沖器，所述第一系列的多個寄存器/鎖存器在第三管線時鐘的上升沿上順序重新鎖存來自第三數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而在每一級產(chǎn)生對兩個周期有效的一系列的第一節(jié)拍的寫數(shù)據(jù)；
第四寄存器/鎖存器，所述第四寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第一系列的多個寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對兩個周期有效的第一管線第一節(jié)拍的寫數(shù)據(jù)；
第二系列的多個寄存器/鎖存器，所述第二系列的多個寄存器/鎖存器是第二數(shù)據(jù)輸入管線中的用于第一節(jié)拍的寫數(shù)據(jù)的多個寫緩沖器，所述第二系列的多個寄存器/鎖存器在第一管線時鐘的上升沿上順序重新鎖存來自第三數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而在每一級產(chǎn)生對兩個周期有效的一系列的第一節(jié)拍的寫數(shù)據(jù)；
第五數(shù)據(jù)寄存器/鎖存器，所述第五數(shù)據(jù)寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第二系列的多個寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對兩個周期有效的第二管線第一節(jié)拍的寫數(shù)據(jù)；
第六數(shù)據(jù)寄存器/鎖存器，所述第六數(shù)據(jù)寄存器/鎖存器在第一輸入時鐘的上升沿上重新鎖存來自第二數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而將所述數(shù)據(jù)從數(shù)據(jù)輸入時鐘域轉(zhuǎn)換到輸入時鐘域，并且允許數(shù)據(jù)輸入時鐘邊沿領(lǐng)先于或落后于輸入時鐘邊沿大約半個周期；
第三系列的多個寄存器/鎖存器，所述第三系列的多個寄存器/鎖存器是第一數(shù)據(jù)輸入管線中的用于第二節(jié)拍的寫數(shù)據(jù)的多個寫緩沖器，所述第三系列的多個寄存器/鎖存器在第三管線時鐘的上升沿上順序重新鎖存來自第六數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而在每一級產(chǎn)生對兩個周期有效的一系列的第二節(jié)拍的寫數(shù)據(jù)；
第七數(shù)據(jù)寄存器/鎖存器，所述第七數(shù)據(jù)寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第三系列的多個寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對兩個周期有效的第一管線第二節(jié)拍的寫數(shù)據(jù)；
第四系列的多個寄存器/鎖存器，所述第四系列的多個寄存器/鎖存器是第二數(shù)據(jù)輸入管線中的用于第二節(jié)拍的寫數(shù)據(jù)的多個寫緩沖器，所述第四系列的多個寄存器/鎖存器在第一管線時鐘的上升沿上順序重新鎖存來自第六數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而在每一級產(chǎn)生對兩個周期有效的一系列的第二節(jié)拍的寫數(shù)據(jù)；以及
第八數(shù)據(jù)寄存器/鎖存器，所述第八數(shù)據(jù)寄存器/鎖存器在第三管線的上升沿上重新鎖存來自第四系列的多個寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對兩個周期有效的第二管線第二節(jié)拍的寫數(shù)據(jù)。
58.根據(jù)權(quán)利要求54、權(quán)利要求56、權(quán)利要求57或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，進一步包括：
每個SRAM組處的第一2：1寫數(shù)據(jù)復(fù)用器，所述第一2：1寫數(shù)據(jù)復(fù)用器將來自第一數(shù)據(jù)輸入管線的第一管線第一節(jié)拍的寫數(shù)據(jù)和來自第二數(shù)據(jù)輸入管線的第二管線第一節(jié)拍的寫數(shù)據(jù)一起時間復(fù)用為被發(fā)送到相應(yīng)的SRAM組的第一節(jié)拍的寫數(shù)據(jù)的單個第一數(shù)據(jù)流；
每個SRAM組處的第二2：1寫數(shù)據(jù)復(fù)用器，所述第二2：1寫數(shù)據(jù)復(fù)用器將來自第一數(shù)據(jù)輸入管線的第一管線第二節(jié)拍的寫數(shù)據(jù)和來自第二數(shù)據(jù)輸入管線的第二管線第二節(jié)拍的寫數(shù)據(jù)一起時間復(fù)用為被發(fā)送到相應(yīng)的SRAM組的第二節(jié)拍的寫數(shù)據(jù)的單個第二數(shù)據(jù)流；
SRAM組電路，所述SRAM組電路對來自第一地址輸入管線的第一管線地址流組寫地址進行解碼，并且產(chǎn)生第一SRAM組單發(fā)脈沖，所述第一SRAM組單發(fā)脈沖選擇將被復(fù)用到第一寫數(shù)據(jù)流中的第一管線第一節(jié)拍的寫數(shù)據(jù)以及將被復(fù)用到第二寫數(shù)據(jù)流中的第一管線第二節(jié)拍的寫數(shù)據(jù)；
SRAM組電路，所述SRAM組電路對來自第二地址輸入管線的第二管線地址流組寫地址進行解碼，并且產(chǎn)生第二SRAM組單發(fā)脈沖，所述第二SRAM組單發(fā)脈沖選擇將被復(fù)用到第一寫數(shù)據(jù)流中的第二管線第一節(jié)拍的寫數(shù)據(jù)以及將被復(fù)用到第二寫數(shù)據(jù)流中的第二管線第二節(jié)拍的寫數(shù)據(jù)。
59.根據(jù)權(quán)利要求58或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，其中，所述第一2：1寫數(shù)據(jù)復(fù)用器和第二2：1寫數(shù)據(jù)復(fù)用器每一個包括：
兩個復(fù)用器輸入、兩個復(fù)用器輸入選擇、以及復(fù)用器輸出，其中，每個復(fù)用器輸入一個專用的復(fù)用器輸入選擇；
第一驅(qū)動器和第二驅(qū)動器，所述第一驅(qū)動器和第二驅(qū)動器每一個包括：
輸入、使能和輸出，其中，當所述使能工作時所述輸出等于所述輸入，并且當所述使能不工作時所述輸出是三態(tài)的；
所述第一驅(qū)動器輸入是第一復(fù)用器輸入，并且所述第二驅(qū)動器輸入是第二復(fù)用器輸入；
所述第一驅(qū)動器使能是第一輸入選擇，并且所述第二驅(qū)動器使能是第二輸入選擇；
所述第一驅(qū)動器輸出和第二驅(qū)動器輸出匯集在一點以創(chuàng)建所述復(fù)用器輸出；以及
驅(qū)動器鎖存器，當所述復(fù)用器輸入選擇都不工作時，所述驅(qū)動器鎖存器使所述復(fù)用器輸出保持在其當前狀態(tài)。
60.一種Quad-B2 SRAM存儲器設(shè)備，包括：
存儲器陣列，所述存儲器陣列包括多個SRAM組，其中，每個SRAM組包括被組織為行和列的矩陣的單端口SRAM存儲器單元塊以及存儲器單元訪問電路，所述存儲器單元訪問電路包括：
第一讀控制輸入和第一寫控制輸入，所述第一讀控制輸入和第一寫控制輸入用于對于每一個時鐘周期在同一個時鐘周期中啟動讀操作和寫操作；
第一輸入時鐘和第二輸入時鐘，其中，所述第二輸入時鐘是第一輸入時鐘的反相；
其中，所述多個SRAM組同時工作。
61.根據(jù)權(quán)利要求60或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備，
其中，在任何時鐘周期中啟動的讀操作與在同一個時鐘周期中啟動的寫操作配對，其中，所述讀操作和寫操作對同一個SRAM組或者對不同的SRAM組在兩個時鐘周期上順序執(zhí)行；
其中，所述讀操作執(zhí)行達小于兩個周期，所述寫操作執(zhí)行達小于或等于一個周期的持續(xù)時間，并且所述讀操作和寫操作的組合持續(xù)時間不超過兩個周期。
62.一種操作Quad-B2 SRAM存儲器設(shè)備的方法，所述方法包括：
利用多個SRAM組配置存儲器陣列，其中，每個SRAM組包括被組織為行和列的矩陣的單端口SRAM存儲器單元塊以及存儲器單元訪問電路；
利用以下配置所述存儲器單元訪問電路：
第一讀控制輸入和第一寫控制輸入，所述第一讀控制輸入和第一寫控制輸入用于對于每一個時鐘周期在同一個時鐘周期中啟動讀操作和寫操作；
第一輸入時鐘和第二輸入時鐘，其中，所述第二輸入時鐘是第一輸入時鐘的反相；
經(jīng)由所述訪問電路：
將交替的時鐘周期分別指定為第一管線時鐘周期和第二管線時鐘周期；
產(chǎn)生時間段為第一輸入時鐘和第二輸入時鐘的兩倍的第一管線時鐘和第二管線時鐘，其中，所述第一管線時鐘在第一管線時鐘周期期間為高，并且所述第二管線時鐘是第一管線時鐘的反相；以及
產(chǎn)生時間段為第一輸入時鐘和第二輸入時鐘的兩倍的第三管線時鐘和第四管線時鐘，其中，所述第三管線時鐘在第二管線時鐘周期期間為高，并且所述第四管線時鐘是第三管線時鐘的反相。
63.根據(jù)權(quán)利要求62或權(quán)利要求書中的任何權(quán)利要求所述的方法，
其中，在第一管線時鐘周期中啟動的讀操作與在同一個或不同的第一管線時鐘周期中啟動的寫操作配對，其中，所述讀操作和寫操作對同一個SRAM組或者對不同的SRAM組在兩個周期上順序執(zhí)行；
其中，所述讀操作執(zhí)行達小于兩個周期，所述寫操作執(zhí)行達小于或等于一個周期的持續(xù)時間，并且所述第一管線時鐘周期的讀操作和寫操作的組合持續(xù)時間不超過兩個周期；
其中，在第二管線時鐘周期中啟動的讀操作與在同一個或不同的第二管線時鐘周期中啟動的寫操作配對，其中，所述讀操作和寫操作對所述同一個SRAM組或者對所述不同的SRAM組在兩個周期上順序執(zhí)行；和/或
其中，所述讀操作執(zhí)行達小于兩個周期的持續(xù)時間，所述寫操作執(zhí)行達小于或等于一個周期的持續(xù)時間，并且所述第二管線時鐘周期的讀操作和寫操作的組合持續(xù)時間不超過兩個周期。
64.根據(jù)權(quán)利要求63或權(quán)利要求書中的任何權(quán)利要求所述的方法，進一步包括利用：
地址電路，所述地址電路使用第一輸入時鐘鎖存每一個時鐘周期輸入的讀地址；
所述地址電路使用第二輸入時鐘鎖存每一個時鐘周期輸入的寫地址；
所述地址電路捕獲讀地址和寫地址并且通過第一地址輸入管線和第二地址輸入管線將所述讀地址和寫地址傳播到所述多個SRAM組，其中，所述地址輸入管線中的每一個以第一/第二輸入時鐘頻率的一半操作。
65.根據(jù)權(quán)利要求64或權(quán)利要求書中的任何權(quán)利要求所述的方法，其中，由于在讀地址被輸入并且新的讀操作隨后被產(chǎn)生時基于先前啟動的讀操作和寫操作一個或多個SRAM組繁忙，所述讀地址限制于非繁忙的SRAM組；
其中，所述寫地址不受限制，只要任何SRAM組可以在任何時間被寫即可，而不管先前啟動的讀操作和寫操作如何。
66.根據(jù)權(quán)利要求65或權(quán)利要求書中的任何權(quán)利要求所述的方法，進一步包括利用：
第一數(shù)據(jù)輸入時鐘和第二數(shù)據(jù)輸入時鐘，所述第一數(shù)據(jù)輸入時鐘和第二數(shù)據(jù)輸入時鐘分別與第一輸入時鐘和第二輸入時鐘均步或者物理相同，其中，所述第二數(shù)據(jù)輸入時鐘是第一數(shù)據(jù)輸入時鐘的反相；
數(shù)據(jù)電路，所述數(shù)據(jù)電路使用第一數(shù)據(jù)輸入時鐘鎖存每一個寫操作每一個時鐘周期傳送的第一節(jié)拍的寫數(shù)據(jù)；
所述數(shù)據(jù)電路使用第二數(shù)據(jù)輸入時鐘鎖存每一個寫操作每一個時鐘周期傳送的第二節(jié)拍的寫數(shù)據(jù)；
所述數(shù)據(jù)電路捕獲每一個寫操作傳送的兩節(jié)拍的寫數(shù)據(jù)，并且通過第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線將所述兩節(jié)拍的寫數(shù)據(jù)傳播到所述多個SRAM組，其中，所述數(shù)據(jù)管線中的每一個以第一/第二輸入時鐘頻率的一半操作。
67.根據(jù)權(quán)利要求65、權(quán)利要求66或權(quán)利要求書中的任何權(quán)利要求所述的方法，進一步包括利用：
第一地址輸入管線，所述第一地址輸入管線在捕獲之后產(chǎn)生第一管線讀地址和第一管線寫地址，并且將第一管線讀/寫地址傳播到所述多個SRAM組中的每一個；
第二地址輸入管線，所述第二地址輸入管線在捕獲之后產(chǎn)生第二管線讀地址和第二管線寫地址，并且將第二管線讀/寫地址傳播到所述多個SRAM組中的每一個。
68.根據(jù)權(quán)利要求67或權(quán)利要求書中的任何權(quán)利要求所述的方法，其中，所述第一地址輸入管線和第二地址輸入管線的第一部分包括：
第一地址寄存器/鎖存器，所述第一地址寄存器/鎖存器每一個周期在第一輸入時鐘的上升沿上捕獲讀地址，而不管在第一輸入時鐘的同一個上升沿上捕獲的第一讀控制的狀態(tài)如何；
第二地址寄存器/鎖存器，所述第二地址寄存器/鎖存器在第一寫控制在第一輸入時鐘的前一個上升沿上被捕獲為低/工作的時鐘周期中在第二輸入時鐘的上升沿上捕獲寫地址。
69.根據(jù)權(quán)利要求68或權(quán)利要求書中的任何權(quán)利要求所述的方法，其中，所述第一地址輸入管線和第二地址輸入管線的第二部分包括：
第三地址寄存器/鎖存器，所述第三地址寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第一地址寄存器/鎖存器的讀地址以產(chǎn)生對于兩個周期有效的第一管線讀地址；
第四地址寄存器/鎖存器，所述第四地址寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第一地址寄存器/鎖存器的讀地址以產(chǎn)生對于兩個周期有效的第二管線讀地址；
第五地址寄存器/鎖存器，所述第五地址寄存器/鎖存器在第二管線時鐘的上升沿上重新鎖存來自第二地址寄存器/鎖存器的寫地址以產(chǎn)生對于兩個周期有效的第一管線寫地址；以及
第六地址寄存器/鎖存器，所述第六地址寄存器/鎖存器在第四管線時鐘的上升沿上重新鎖存來自第二地址寄存器/鎖存器的寫地址以產(chǎn)生對于兩個周期有效的第二管線寫地址。
70.根據(jù)權(quán)利要求68或權(quán)利要求書中的任何權(quán)利要求所述的方法，其中，所述第一地址輸入管線和第二地址輸入管線的第二部分包括：
第三地址寄存器/鎖存器，所述第三地址寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第一地址寄存器/鎖存器的讀地址以產(chǎn)生對于兩個周期有效的第一管線讀地址；
第四地址寄存器/鎖存器，所述第四地址寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第一地址寄存器/鎖存器的讀地址以產(chǎn)生對于兩個周期有效的第二管線讀地址；
第五地址寄存器/鎖存器，所述第五地址寄存器/鎖存器用作第一地址輸入管線中的第一寫緩沖器，所述第五地址寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第二地址寄存器/鎖存器的寫地址以產(chǎn)生對于兩個周期有效的寫地址；
第六地址寄存器/鎖存器，所述第六地址寄存器/鎖存器用作第一地址輸入管線中的第二寫緩沖器，所述第六地址寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第五地址寄存器/鎖存器的寫地址以產(chǎn)生對于兩個周期有效的寫地址；
第七地址寄存器/鎖存器，所述第七地址寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第六地址寄存器/鎖存器的寫地址以產(chǎn)生對于兩個周期有效的第一管線寫地址；
第八地址寄存器/鎖存器，所述第八地址寄存器/鎖存器用作第二地址輸入管線中的第一寫緩沖器，所述第八地址寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第二地址寄存器/鎖存器的寫地址以產(chǎn)生對于兩個周期有效的寫地址；
第九地址寄存器/鎖存器，所述第九地址寄存器/鎖存器用作第二地址輸入管線中的第二寫緩沖器，所述第九地址寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第八地址寄存器/鎖存器的寫地址以產(chǎn)生對于兩個周期有效的寫地址；
第十地址寄存器/鎖存器，所述第十地址寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第九地址寄存器/鎖存器的寫地址以產(chǎn)生對于兩個周期有效的第二管線寫地址。
71.根據(jù)權(quán)利要求68或權(quán)利要求書中的任何權(quán)利要求所述的方法，其中，所述第一地址輸入管線和第二地址輸入管線的第二部分包括：
第三地址寄存器/鎖存器，所述第三地址寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第一地址寄存器/鎖存器的讀地址以產(chǎn)生對于兩個周期有效的第一管線讀地址；
第四地址寄存器/鎖存器，所述第四地址寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第一地址寄存器/鎖存器的讀地址以產(chǎn)生對于兩個周期有效的第二管線讀地址；
第一系列的多個地址寄存器/鎖存器，所述第一系列的多個地址寄存器/鎖存器是第一地址輸入管線中的多個寫緩沖器，所述第一系列的多個地址寄存器/鎖存器在第三管線時鐘的上升沿上順序重新鎖存來自第二地址寄存器/鎖存器的寫地址以在每一級產(chǎn)生對于兩個周期有效的第一系列的寫地址；
第五地址寄存器/鎖存器，所述第五地址寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第一系列的地址寄存器/鎖存器的寫地址以產(chǎn)生對于兩個周期有效的第一管線寫地址；
第二系列的多個地址寄存器/鎖存器，所述第二系列的多個地址寄存器/鎖存器是第二地址輸入管線中的多個寫緩沖器，所述第二系列的多個地址寄存器/鎖存器在第一管線時鐘的上升沿上順序重新鎖存來自第二地址寄存器/鎖存器的寫地址以在每一級產(chǎn)生對于兩個周期有效的第二系列的寫地址；
第六地址寄存器/鎖存器，所述第六地址寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第二系列的地址寄存器/鎖存器的寫地址以產(chǎn)生對于兩個周期有效的第二管線寫地址。
72.根據(jù)權(quán)利要求69、權(quán)利要求70、權(quán)利要求71或權(quán)利要求書中的任何權(quán)利要求所述的方法，其中，所述第一地址輸入管線和第二地址輸入管線的第三部分包括：
第一2：1地址復(fù)用器，所述第一2：1地址復(fù)用器將第一管線讀地址和寫地址一起時間復(fù)用為單個第一管線地址流，所述單個第一管線地址流隨后被用總線運送到每個SRAM組，其中，第一管線讀和寫地址的組合持續(xù)時間為兩個周期；
第二2：1地址復(fù)用器，所述第二2：1地址復(fù)用器將第二管線讀地址和寫地址一起時間復(fù)用為單個第二管線地址流，所述單個第二管線地址流隨后被用總線運送到每個SRAM組，其中，第二管線讀和寫地址的組合持續(xù)時間為兩個周期。
73.根據(jù)權(quán)利要求72或權(quán)利要求書中的任何權(quán)利要求所述的方法，進一步包括利用電路產(chǎn)生：
第一脈沖，所述第一脈沖從第一管線時鐘得到，并且在慢的操作頻率下短于一個周期或者在最大的操作頻率下長于一個周期，所述第一脈沖選擇將被復(fù)用到第一管線地址流中的第一管線讀地址；
第二脈沖，所述第二脈沖在慢的操作頻率下從第三管線時鐘得到或者在最大的操作頻率下在第一脈沖完成之后開始，并且選擇將被復(fù)用到第一管線地址流中的第一管線寫地址；
第三脈沖，所述第三脈沖從第三管線時鐘得到，并且在慢的操作頻率下短于一個周期或者在最大的操作頻率下長于一個周期，所述第三脈沖選擇將被復(fù)用到第二管線地址流中的第二管線讀地址；以及
第四脈沖，所述第四脈沖在慢的操作頻率下從第一管線時鐘得到或者在第三脈沖完成之后開始，并且選擇將被復(fù)用到第二管線地址流中的第二管線寫地址。
74.根據(jù)權(quán)利要求73或權(quán)利要求書中的任何權(quán)利要求所述的方法，其中，
所述第一脈沖是其寬度模擬讀周期延遲的單發(fā)自定時脈沖；
所述第二脈沖是其寬度模擬寫周期延遲的單發(fā)自定時脈沖；
所述第三脈沖是其寬度模擬讀周期延遲的單發(fā)自定時脈沖；
所述第四脈沖是其寬度模擬寫周期延遲的單發(fā)自定時脈沖。
75.根據(jù)權(quán)利要求72、權(quán)利要求74或權(quán)利要求書中的任何權(quán)利要求所述的方法，進一步包括利用：
第一地址預(yù)解碼器，所述第一地址預(yù)解碼器沿著地址路徑、在第一讀寄存器/鎖存器和第一寫寄存器/鎖存器中進行捕獲之前。
76.根據(jù)權(quán)利要求72、權(quán)利要求74或權(quán)利要求書中的任何權(quán)利要求所述的方法，進一步包括利用：
第一地址預(yù)解碼器，所述第一地址預(yù)解碼器提供在讀地址路徑中、在第一讀寄存器/鎖存器中進行捕獲之后且將讀地址路徑劃分為第一管線讀地址路徑和第二管線讀地址路徑之前；
第二地址預(yù)解碼器，所述第二地址預(yù)解碼器提供在寫地址路徑中、在第一寫寄存器/鎖存器中進行捕獲之后且將寫地址路徑劃分為第一管線寫地址路徑和第二管線寫地址路徑之前。
77.根據(jù)權(quán)利要求72、權(quán)利要求74或權(quán)利要求書中的任何權(quán)利要求所述的方法，進一步包括利用：
第一地址預(yù)解碼器，所述第一地址預(yù)解碼器提供在第一管線讀地址路徑中、第一2：1地址復(fù)用器之前；
第二地址預(yù)解碼器，所述第二地址預(yù)解碼器提供在第二管線讀地址路徑中、第二2：1地址復(fù)用器之前；
第三地址預(yù)解碼器，所述第三地址預(yù)解碼器提供在第一管線寫地址路徑中、第一2：1地址復(fù)用器之前；
第四地址預(yù)解碼器，所述第四地址預(yù)解碼器提供在第二管線寫地址路徑中、第二2：1地址復(fù)用器之前。
78.根據(jù)權(quán)利要求72、權(quán)利要求75、權(quán)利要求76、權(quán)利要求77或權(quán)利要求書中的任何權(quán)利要求所述的方法，進一步包括利用：
提供在每個SRAM組處的2：1地址SRAM組復(fù)用器，所述2：1地址SRAM組復(fù)用器將來自第一地址輸入管線的第一管線地址流非組地址和來自第二地址輸入管線的第二管線地址流非組地址一起時間復(fù)用為單個SRAM組地址流以對相應(yīng)的SRAM組進行讀和寫，
其中，SRAM組電路對來自第一地址輸入管線的第一管線地址流組地址進行解碼，并且產(chǎn)生第一SRAM組單發(fā)脈沖，所述第一SRAM組單發(fā)脈沖選擇將被復(fù)用到SRAM組地址流中的第一管線地址流非組地址(讀和/或?qū)?；
其中，所述SRAM組電路對來自第二地址輸入管線的第二管線地址流組地址進行解碼，并且產(chǎn)生第二SRAM組單發(fā)脈沖，所述第二SRAM組單發(fā)脈沖選擇將被復(fù)用到SRAM組地址流中的第二管線地址流非組地址(讀和/或?qū)?。
79.根據(jù)權(quán)利要求78或權(quán)利要求書中的任何權(quán)利要求所述的方法，其中，所述第一2：1地址復(fù)用器、第二2：1地址復(fù)用器和2：1地址SRAM組復(fù)用器每一個包括：
兩個復(fù)用器輸入、兩個復(fù)用器輸入選擇、以及復(fù)用器輸出，其中，每個復(fù)用器輸入一個專用的復(fù)用器輸入選擇；
第一驅(qū)動器、第二驅(qū)動器和第三驅(qū)動器，所述驅(qū)動器中的每一個包括：
輸入、使能和輸出，以使得當所述使能工作時所述輸出等于所述輸入，并且當所述使能不工作時所述輸出是三態(tài)的；
其中，所述第一驅(qū)動器輸入是第一復(fù)用器輸入，所述第二驅(qū)動器輸入是第二復(fù)用器輸入，并且所述第三驅(qū)動器輸入接地；
其中，所述第一驅(qū)動器使能是第一復(fù)用器輸入選擇，所述第二驅(qū)動器使能是第二復(fù)用器輸入選擇，并且所述第三驅(qū)動器使能是所述兩個復(fù)用器輸入選擇的邏輯或非；
其中，所述第一驅(qū)動器輸出、第二驅(qū)動器輸出和第三驅(qū)動器輸出匯集在一點以創(chuàng)建所述復(fù)用器輸出；
其中，當所述兩個復(fù)用器輸入選擇都不工作時，所述第三驅(qū)動器使所述復(fù)用器輸出為“低”。
80.根據(jù)權(quán)利要求66或權(quán)利要求書中的任何權(quán)利要求所述的方法，進一步包括利用：
第一數(shù)據(jù)輸入管線，所述第一數(shù)據(jù)輸入管線在捕獲并轉(zhuǎn)換到第一輸入時鐘域之后產(chǎn)生兩個節(jié)拍的第一管線寫數(shù)據(jù)，并且將所述兩個節(jié)拍的第一管線寫數(shù)據(jù)傳播到每個SRAM組；
第二數(shù)據(jù)輸入管線，所述第二數(shù)據(jù)輸入管線在捕獲并轉(zhuǎn)換到第一輸入時鐘域之后產(chǎn)生兩個節(jié)拍的第二管線寫數(shù)據(jù)，并且將所述兩個節(jié)拍的第二管線寫數(shù)據(jù)傳播到每個SRAM組。
81.根據(jù)權(quán)利要求80或權(quán)利要求書中的任何權(quán)利要求所述的方法，其中，所述第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線的第一部分包括：
第一數(shù)據(jù)寄存器/鎖存器，所述第一數(shù)據(jù)寄存器/鎖存器每一個周期在第一數(shù)據(jù)輸入時鐘的上升沿上捕獲第一節(jié)拍的寫數(shù)據(jù)，而不管在同一個周期中在第一輸入時鐘的上升沿上捕獲的第一寫控制的狀態(tài)如何；
第二數(shù)據(jù)寄存器/鎖存器，所述第二數(shù)據(jù)寄存器/鎖存器每一個周期在第二數(shù)據(jù)輸入時鐘的上升沿上捕獲第二節(jié)拍的寫數(shù)據(jù)，而不管在同一個周期中在第一輸入時鐘的上升沿上捕獲的第一寫控制的狀態(tài)如何。
82.根據(jù)權(quán)利要求81或權(quán)利要求書中的任何權(quán)利要求所述的方法，其中，所述第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線的第二部分包括：
第三數(shù)據(jù)寄存器/鎖存器，所述第三數(shù)據(jù)寄存器/鎖存器在第二輸入時鐘的上升沿上重新鎖存來自第一數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而將所述數(shù)據(jù)從數(shù)據(jù)輸入時鐘域轉(zhuǎn)換到輸入時鐘域，并且允許數(shù)據(jù)輸入時鐘邊沿領(lǐng)先于或落后于輸入時鐘邊沿大約半個周期；
第四數(shù)據(jù)寄存器/鎖存器，所述第四數(shù)據(jù)寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第三數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第一管線第一節(jié)拍的寫數(shù)據(jù)；
第五數(shù)據(jù)寄存器/鎖存器，所述第五數(shù)據(jù)寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第三數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第二管線第一節(jié)拍的寫數(shù)據(jù)；
第六數(shù)據(jù)寄存器/鎖存器，所述第六數(shù)據(jù)寄存器/鎖存器在第一輸入時鐘的上升沿上重新鎖存來自第二數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而將所述數(shù)據(jù)從數(shù)據(jù)輸入時鐘域轉(zhuǎn)換到輸入時鐘域，并且允許數(shù)據(jù)輸入時鐘邊沿領(lǐng)先于或落后于輸入時鐘邊沿大約半個周期；
第七數(shù)據(jù)寄存器/鎖存器，所述第七數(shù)據(jù)寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第六數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第一管線第二節(jié)拍的寫數(shù)據(jù)；
第八數(shù)據(jù)寄存器/鎖存器，所述第八數(shù)據(jù)寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第六數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第二管線第二節(jié)拍的寫數(shù)據(jù)。
83.根據(jù)權(quán)利要求81或權(quán)利要求書中的任何權(quán)利要求所述的方法，其中，所述第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線的第二部分包括：
第三數(shù)據(jù)寄存器/鎖存器，所述第三數(shù)據(jù)寄存器/鎖存器利用第二數(shù)據(jù)輸入時鐘來重新鎖存來自第一數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)；
第四數(shù)據(jù)寄存器/鎖存器，所述第四數(shù)據(jù)寄存器/鎖存器利用第二輸入時鐘來重新鎖存來自第三數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而將所述數(shù)據(jù)從數(shù)據(jù)輸入時鐘域轉(zhuǎn)換到輸入時鐘域，并且允許數(shù)據(jù)輸入時鐘邊沿領(lǐng)先于或落后于輸入時鐘邊沿大約半個周期；
第五數(shù)據(jù)寄存器/鎖存器，所述第五數(shù)據(jù)寄存器/鎖存器利用第一輸入時鐘來重新鎖存來自第四數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)；
第六數(shù)據(jù)寄存器/鎖存器，所述第六數(shù)據(jù)寄存器/鎖存器利用第二輸入時鐘來重新鎖存來自第五數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)；
第七數(shù)據(jù)寄存器/鎖存器，所述第七數(shù)據(jù)寄存器/鎖存器利用第一數(shù)據(jù)輸入時鐘來重新鎖存來自第二數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)；
第八數(shù)據(jù)寄存器/鎖存器，所述第八數(shù)據(jù)寄存器/鎖存器利用第一輸入時鐘來重新鎖存來自第七數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而將所述數(shù)據(jù)從數(shù)據(jù)輸入時鐘域轉(zhuǎn)換到輸入時鐘域，并且允許數(shù)據(jù)輸入時鐘邊沿領(lǐng)先于或落后于輸入時鐘邊沿大約半個周期；
第九數(shù)據(jù)寄存器/鎖存器，所述第九數(shù)據(jù)寄存器/鎖存器利用第二輸入時鐘來重新鎖存來自第八數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，
其中，所述第三數(shù)據(jù)寄存器/鎖存器至第九數(shù)據(jù)寄存器/鎖存器中的每一個在它們各自的輸入時鐘為“低”時是透明的，并且在它們各自的輸入時鐘變“高”時進行鎖存。
84.根據(jù)權(quán)利要求82或權(quán)利要求書中的任何權(quán)利要求所述的方法，其中，所述第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線的第二部分進一步包括：
第九數(shù)據(jù)寄存器/鎖存器，所述第九數(shù)據(jù)寄存器/鎖存器用作第一數(shù)據(jù)輸入管線中的用于第一節(jié)拍的寫數(shù)據(jù)的第一寫緩沖器，所述第九數(shù)據(jù)寄存器/鎖存器在第四管線時鐘的上升沿上重新鎖存第一節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第一節(jié)拍的寫數(shù)據(jù)；
第十數(shù)據(jù)寄存器/鎖存器，所述第十數(shù)據(jù)寄存器/鎖存器用作第一數(shù)據(jù)輸入管線中的用于第一節(jié)拍的寫數(shù)據(jù)的第二寫緩沖器，所述第十數(shù)據(jù)寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第九寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第一節(jié)拍的寫數(shù)據(jù)；
第十一數(shù)據(jù)寄存器/鎖存器，所述第十一數(shù)據(jù)寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第十數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第一管線第一節(jié)拍的寫數(shù)據(jù)；
第十二數(shù)據(jù)寄存器/鎖存器，所述第十二數(shù)據(jù)寄存器/鎖存器用作第二數(shù)據(jù)輸入管線中的用于第一節(jié)拍的寫數(shù)據(jù)的第一寫緩沖器，所述第十二數(shù)據(jù)寄存器/鎖存器在第二管線時鐘的上升沿上重新鎖存第一節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第一節(jié)拍的寫數(shù)據(jù)；
第十三數(shù)據(jù)寄存器/鎖存器，所述第十三數(shù)據(jù)寄存器/鎖存器用作第二數(shù)據(jù)輸入管線中的用于第一節(jié)拍的寫數(shù)據(jù)的第二寫緩沖器，所述第十三數(shù)據(jù)寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第十二數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第一節(jié)拍的寫數(shù)據(jù)；
第十四數(shù)據(jù)寄存器/鎖存器，所述第十四數(shù)據(jù)寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第十三數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第二管線第一節(jié)拍的寫數(shù)據(jù)；
第十五數(shù)據(jù)寄存器/鎖存器，所述第十五數(shù)據(jù)寄存器/鎖存器用作第一數(shù)據(jù)管線中的用于第二節(jié)拍的寫數(shù)據(jù)的第一寫緩沖器，所述第十五數(shù)據(jù)寄存器/鎖存器在第四管線時鐘的上升沿上重新鎖存來自第九數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第二節(jié)拍的寫數(shù)據(jù)；
第十六數(shù)據(jù)寄存器/鎖存器，所述第十六數(shù)據(jù)寄存器/鎖存器用作第一數(shù)據(jù)管線中的用于第二節(jié)拍的寫數(shù)據(jù)的寫數(shù)據(jù)緩沖器，所述第十六數(shù)據(jù)寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第九數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第二節(jié)拍的寫數(shù)據(jù)；
第十七數(shù)據(jù)寄存器/鎖存器，所述第十七數(shù)據(jù)寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第十六數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第一管線第二節(jié)拍的寫數(shù)據(jù)；
第十八數(shù)據(jù)寄存器/鎖存器，所述第十八數(shù)據(jù)寄存器/鎖存器用作第二數(shù)據(jù)輸入管線中的用于第二節(jié)拍的寫數(shù)據(jù)的第一寫緩沖器，所述第十八數(shù)據(jù)寄存器/鎖存器在第二管線時鐘的上升沿上重新鎖存來自第九數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第二節(jié)拍的寫數(shù)據(jù)；
第十九數(shù)據(jù)寄存器/鎖存器，所述第十九數(shù)據(jù)寄存器/鎖存器用作第二數(shù)據(jù)輸入管線中的用于第二節(jié)拍的寫數(shù)據(jù)的第二寫緩沖器，所述第十九數(shù)據(jù)寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第十八數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第二節(jié)拍的寫數(shù)據(jù)；
第二十數(shù)據(jù)寄存器/鎖存器，所述第二十數(shù)據(jù)寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第十九數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的第二管線第二節(jié)拍的寫數(shù)據(jù)。
85.根據(jù)權(quán)利要求81或權(quán)利要求書中的任何權(quán)利要求所述的方法，其中，所述第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線的第二部分包括：
第三數(shù)據(jù)寄存器/鎖存器，所述第三數(shù)據(jù)寄存器/鎖存器在第二輸入時鐘的上升沿上重新鎖存來自第一數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而將所述數(shù)據(jù)從數(shù)據(jù)輸入時鐘域轉(zhuǎn)換到輸入時鐘域，并且允許數(shù)據(jù)輸入時鐘邊沿領(lǐng)先于或落后于輸入時鐘邊沿大約半個周期；
第一系列的多個寄存器/鎖存器，所述第一系列的多個寄存器/鎖存器是第一數(shù)據(jù)輸入管線中的用于第一節(jié)拍的寫數(shù)據(jù)的多個寫緩沖器，所述第一系列的多個寄存器/鎖存器在第三管線時鐘的上升沿上順序重新鎖存來自第三數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而在每一級產(chǎn)生對兩個周期有效的一系列的第一節(jié)拍的寫數(shù)據(jù)；
第四寄存器/鎖存器，所述第四寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第一系列的多個寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對兩個周期有效的第一管線第一節(jié)拍的寫數(shù)據(jù)；
第二系列的多個寄存器/鎖存器，所述第二系列的多個寄存器/鎖存器是第二數(shù)據(jù)輸入管線中的用于第一節(jié)拍的寫數(shù)據(jù)的多個寫緩沖器，所述第二系列的多個寄存器/鎖存器在第一管線時鐘的上升沿上順序重新鎖存來自第三數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而在每一級產(chǎn)生對兩個周期有效的一系列的第一節(jié)拍的寫數(shù)據(jù)；
第五數(shù)據(jù)寄存器/鎖存器，所述第五數(shù)據(jù)寄存器/鎖存器在第三管線時鐘的上升沿上重新鎖存來自第二系列的多個寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對兩個周期有效的第二管線第一節(jié)拍的寫數(shù)據(jù)；
第六數(shù)據(jù)寄存器/鎖存器，所述第六數(shù)據(jù)寄存器/鎖存器在第一輸入時鐘的上升沿上重新鎖存來自第二數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而將所述數(shù)據(jù)從數(shù)據(jù)輸入時鐘域轉(zhuǎn)換到輸入時鐘域，并且允許數(shù)據(jù)輸入時鐘邊沿領(lǐng)先于或落后于輸入時鐘邊沿大約半個周期；
第三系列的多個寄存器/鎖存器，所述第三系列的多個寄存器/鎖存器是第一數(shù)據(jù)輸入管線中的用于第二節(jié)拍的寫數(shù)據(jù)的多個寫緩沖器，所述第三系列的多個寄存器/鎖存器在第三管線時鐘的上升沿上順序重新鎖存來自第六數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而在每一級產(chǎn)生對兩個周期有效的一系列的第二節(jié)拍的寫數(shù)據(jù)；
第七數(shù)據(jù)寄存器/鎖存器，所述第七數(shù)據(jù)寄存器/鎖存器在第一管線時鐘的上升沿上重新鎖存來自第三系列的多個寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對兩個周期有效的第一管線第二節(jié)拍的寫數(shù)據(jù)；
第四系列的多個寄存器/鎖存器，所述第四系列的多個寄存器/鎖存器是第二數(shù)據(jù)輸入管線中的用于第二節(jié)拍的寫數(shù)據(jù)的多個寫緩沖器，所述第四系列的多個寄存器/鎖存器在第一管線時鐘的上升沿上順序重新鎖存來自第六數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而在每一級產(chǎn)生對兩個周期有效的一系列的第二節(jié)拍的寫數(shù)據(jù)；
第八數(shù)據(jù)寄存器/鎖存器，所述第八數(shù)據(jù)寄存器/鎖存器在第三管線的上升沿上重新鎖存來自第四系列的多個寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對兩個周期有效的第二管線第二節(jié)拍的寫數(shù)據(jù)。
86.根據(jù)權(quán)利要求82、權(quán)利要求84、權(quán)利要求85或權(quán)利要求書中的任何權(quán)利要求所述的方法，進一步包括利用：
每個SRAM組處的第一2：1寫數(shù)據(jù)復(fù)用器，所述第一2：1寫數(shù)據(jù)復(fù)用器將來自第一數(shù)據(jù)輸入管線的第一管線第一節(jié)拍的寫數(shù)據(jù)和來自第二數(shù)據(jù)輸入管線的第二管線第一節(jié)拍的寫數(shù)據(jù)一起時間復(fù)用為被發(fā)送到相應(yīng)的SRAM組的第一節(jié)拍的寫數(shù)據(jù)的單個第一數(shù)據(jù)流；
每個SRAM組處的第二2：1寫數(shù)據(jù)復(fù)用器，所述第二2：1寫數(shù)據(jù)復(fù)用器將來自第一數(shù)據(jù)輸入管線的第一管線第二節(jié)拍的寫數(shù)據(jù)和來自第二數(shù)據(jù)輸入管線的第二管線第二節(jié)拍的寫數(shù)據(jù)一起時間復(fù)用為被發(fā)送到相應(yīng)的SRAM組的第二節(jié)拍的寫數(shù)據(jù)的單個第二數(shù)據(jù)流；
SRAM組電路，所述SRAM組電路對來自第一地址輸入管線的第一管線地址流組寫地址進行解碼，并且產(chǎn)生第一SRAM組單發(fā)脈沖，所述第一SRAM組單發(fā)脈沖選擇將被復(fù)用到第一寫數(shù)據(jù)流中的第一管線第一節(jié)拍的寫數(shù)據(jù)以及將被復(fù)用到第二寫數(shù)據(jù)流中的第一管線第二節(jié)拍的寫數(shù)據(jù)；
SRAM組電路，所述SRAM組電路對來自第二地址輸入管線的第二管線地址流組寫地址進行解碼，并且產(chǎn)生第二SRAM組單發(fā)脈沖，所述第二SRAM組單發(fā)脈沖選擇將被復(fù)用到第一寫數(shù)據(jù)流中的第二管線第一節(jié)拍的寫數(shù)據(jù)以及將被復(fù)用到第二寫數(shù)據(jù)流中的第二管線第二節(jié)拍的寫數(shù)據(jù)。
87.根據(jù)權(quán)利要求86或權(quán)利要求書中的任何權(quán)利要求所述的方法，其中，所述第一2：1寫數(shù)據(jù)復(fù)用器和第二2：1寫數(shù)據(jù)復(fù)用器每一個包括：
兩個復(fù)用器輸入、兩個復(fù)用器輸入選擇、以及復(fù)用器輸出，其中，每個復(fù)用器輸入一個專用的復(fù)用器輸入選擇；
第一驅(qū)動器和第二驅(qū)動器，所述第一驅(qū)動器和第二驅(qū)動器每一個包括：
輸入、使能和輸出，其中，當所述使能工作時所述輸出等于所述輸入，并且當所述使能不工作時所述輸出是三態(tài)的；
其中，所述第一驅(qū)動器輸入是第一復(fù)用器輸入，并且所述第二驅(qū)動器輸入是第二復(fù)用器輸入；
其中，所述第一驅(qū)動器使能是第一輸入選擇，并且所述第二驅(qū)動器使能是第二輸入選擇；
其中，所述第一驅(qū)動器輸出和第二驅(qū)動器輸出匯集在一點以創(chuàng)建所述復(fù)用器輸出；以及
驅(qū)動器鎖存器，當所述復(fù)用器輸入選擇都不工作時，所述驅(qū)動器鎖存器使所述復(fù)用器輸出保持在其當前狀態(tài)。
88.一種Quad-B2 SRAM存儲器方法，所述Quad-B2 SRAM存儲器方法包括利用：
存儲器陣列，所述存儲器陣列包括多個SRAM組，其中，每個SRAM組包括被組織為行和列的矩陣的單端口SRAM存儲器單元塊以及存儲器單元訪問電路，所述存儲器單元訪問電路包括第一讀控制輸入、第一寫控制輸入、第一輸入時鐘以及第二輸入時鐘；
其中，所述第一讀控制輸入和第一寫控制輸入對于每一個時鐘周期在同一個時鐘周期中啟動讀操作和寫操作；
其中，所述第二輸入時鐘是第一輸入時鐘的反相；并且
其中，所述多個SRAM組同時工作。
89.根據(jù)權(quán)利要求88或權(quán)利要求書中的任何權(quán)利要求所述的方法，
其中，在任何時鐘周期中啟動的讀操作與在同一個時鐘周期中啟動的寫操作配對，其中，所述讀操作和寫操作對同一個SRAM組或者對不同的SRAM組在兩個時鐘周期上順序執(zhí)行；
其中，所述讀操作執(zhí)行達小于兩個周期，所述寫操作執(zhí)行達小于或等于一個周期的持續(xù)時間，并且所述讀操作和寫操作的組合持續(xù)時間不超過兩個周期。
90.諸如在多組雙管道SRAM中的系統(tǒng)和方法，涉及被配置為用于以下的電路：
(1)捕獲讀地址和寫地址，將它們劃分為兩個半頻率讀地址流和兩個半頻率寫地址流，將第一讀地址流和第一寫地址流組合在一起并且將第二讀地址流和第二寫地址流組合在一起，以及將它們用總線運送到每個SRAM組，其中，兩個讀/寫地址流被重組為單個讀/寫地址流以對特定的組進行讀和寫；和/或
(2)捕獲兩節(jié)拍的寫數(shù)據(jù)，將它們劃分為兩個半頻率節(jié)拍一寫數(shù)據(jù)流和兩個半頻率節(jié)拍二寫數(shù)據(jù)流，以及將它們用總線運送到每個SRAM組，其中，兩個節(jié)拍一寫數(shù)據(jù)流被重組為單個節(jié)拍一寫數(shù)據(jù)流以對特定的組寫節(jié)拍一數(shù)據(jù)，并且兩個節(jié)拍二寫數(shù)據(jù)流被重組為單個節(jié)拍二寫數(shù)據(jù)流以對特定的組寫節(jié)拍二數(shù)據(jù)。
91.根據(jù)權(quán)利要求書中的任何權(quán)利要求所述的發(fā)明，涉及被配置為用于以下的電路：
(1)捕獲讀地址和寫地址，將它們劃分為兩個半頻率讀地址流和兩個半頻率寫地址流，將第一讀地址流和第一寫地址流組合在一起并且將第二讀地址流和第二寫地址流組合在一起，以及將它們用總線運送到每個SRAM組，其中，兩個讀/寫地址流被重組為單個讀/寫地址流以對特定的組進行讀和寫；和/或
(2)捕獲兩節(jié)拍的寫數(shù)據(jù)，將它們劃分為兩個半頻率節(jié)拍一寫數(shù)據(jù)流和兩個半頻率節(jié)拍二寫數(shù)據(jù)流，以及將它們用總線運送到每個SRAM組，其中，兩個節(jié)拍一寫數(shù)據(jù)流被重組為單個節(jié)拍一寫數(shù)據(jù)流以對特定的組寫節(jié)拍一數(shù)據(jù)，并且兩個節(jié)拍二寫數(shù)據(jù)流被重組為單個節(jié)拍二寫數(shù)據(jù)流以對特定的組寫節(jié)拍二數(shù)據(jù)。
92.一種SRAM操作的方法，所述方法包括：
執(zhí)行SRAM操作的一個或多個步驟，其涉及權(quán)利要求書中的一個或多個方法權(quán)利要求和/或權(quán)利要求書中的其它權(quán)利要求和/或與本公開的一個或多個方面一致的特征或功能。
93.一種制造權(quán)利要求1和/或權(quán)利要求書中的其它權(quán)利要求和/或與本公開的一個或多個方面一致的SRAM設(shè)備的方法。
94.一種制造SRAM設(shè)備的方法，所述方法包括：
將晶體管形成到一個或多個基板上；
形成互連部分，所述互連部分包括所述晶體管之間的多個金屬化層和/或互連部分；以及
連接所述晶體管和/或其它組件，其中，權(quán)利要求1和/或權(quán)利要求書中的其它權(quán)利要求和/或與本公開的一個或多個方面一致的SRAM設(shè)備被提供。
95.根據(jù)權(quán)利要求94或權(quán)利要求書中的任何權(quán)利要求所述的方法，其中，所述制造包括一個或多個CMOS制造處理和/或CMOS處理技術(shù)。
96.一種多組雙管道SRAM設(shè)備操作的方法，包括：
(i)配置存儲器陣列，所述存儲器陣列包括多個SRAM組，每個SRAM組包括被組織為行和列的矩陣的單端口SRAM存儲器單元塊、解碼器、感測放大器以及存儲器單元訪問電路，其中，每個SRAM組能夠以最大頻率f(m)操作，并且被配置為用于和能夠在單個f(m)時鐘周期內(nèi)一起執(zhí)行讀操作和寫操作；
(ii)經(jīng)由讀/寫控制輸入電路在頻率f(e)的單個外部時鐘周期內(nèi)接收讀操作和寫操作，并且將這些讀操作和寫操作提供給每個SRAM組；
(iii)經(jīng)由地址輸入電路在頻率f(e)的單個外部時鐘周期內(nèi)接收讀地址和寫地址，并且將這些讀地址和寫地址提供給每個SRAM組；
(iv)經(jīng)由數(shù)據(jù)輸入電路在頻率f(e)的單個外部時鐘周期內(nèi)接收第一節(jié)拍的寫數(shù)據(jù)和第二節(jié)拍的寫數(shù)據(jù)，并且將這兩個節(jié)拍的寫數(shù)據(jù)提供給每個SRAM組；以及
(v)將所述多個SRAM組處的組訪問電路耦合到所述讀/寫控制輸入電路、地址輸入電路以及數(shù)據(jù)輸入電路，所述組訪問電路以不大于它們的最大操作頻率f(m)控制對于所述SRAM組的讀操作和寫操作的組合；
其中，所述外部時鐘頻率f(e)是每個SRAM能夠操作的最大頻率f(m)的至少兩倍，以這樣的外部時鐘頻率操作所述讀/寫控制電路，和/或所述地址電路以這樣的外部時鐘頻率操作，和/或所述數(shù)據(jù)電路以這樣的外部時鐘頻率操作。
97.根據(jù)權(quán)利要求96或權(quán)利要求書中的任何權(quán)利要求所述的方法，進一步包括：
經(jīng)由所述地址電路接收/處理讀地址和寫地址；
將所述讀地址劃分為第一讀地址流和第二讀地址流；
將所述寫地址劃分為第一寫地址流和第二寫地址流；以及
經(jīng)由耦合在所述地址電路和所述多個SRAM組之間的第一地址輸入管線和第二地址輸入管線，將已被劃分的讀地址信息和已被劃分的寫地址信息用總線運送到所述多個SRAM組，其中，所述地址輸入管線中的每一個以輸入時鐘頻率的一半頻率操作，其中，所述地址輸入管線電路包括第一地址管線和第二地址管線；
經(jīng)由所述數(shù)據(jù)電路將節(jié)拍一寫數(shù)據(jù)劃分為第一半頻率節(jié)拍一寫數(shù)據(jù)流和第二半頻率節(jié)拍一寫數(shù)據(jù)流；
經(jīng)由所述數(shù)據(jù)電路將節(jié)拍二寫數(shù)據(jù)劃分為第一半頻率節(jié)拍二寫數(shù)據(jù)流和第二半頻率節(jié)拍二寫數(shù)據(jù)流；以及
經(jīng)由第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線將第一節(jié)拍一寫數(shù)據(jù)流、第二節(jié)拍一寫數(shù)據(jù)流、第一節(jié)拍二寫數(shù)據(jù)流以及第二節(jié)拍二寫數(shù)據(jù)流用總線運送到所述多個SRAM組，其中，所述第一數(shù)據(jù)管線和第二數(shù)據(jù)管線耦合在所述數(shù)據(jù)電路和所述多個SRAM組之間；以及
經(jīng)由所述組訪問電路將劃分的讀地址信息和劃分的寫地址信息合并/重組為單個讀/寫地址流以對所述多個SRAM組中的每個特定的組進行讀和寫；
經(jīng)由所述組訪問電路通過組合/合并第一節(jié)拍一寫數(shù)據(jù)流和第二節(jié)拍一寫數(shù)據(jù)流來形成單個節(jié)拍一寫數(shù)據(jù)流以將節(jié)拍一數(shù)據(jù)寫到所述多個SRAM組中的至少一個；以及
經(jīng)由所述組訪問電路通過組合第一節(jié)拍二寫數(shù)據(jù)流和第二節(jié)拍二寫數(shù)據(jù)流來形成單個節(jié)拍二寫數(shù)據(jù)流以將節(jié)拍二數(shù)據(jù)寫到所述多個SRAM組中的一個或多個。
98.根據(jù)權(quán)利要求96或權(quán)利要求書中的任何權(quán)利要求所述的方法，進一步包括：
經(jīng)由所述地址電路接收/處理讀地址和寫地址；
將所述讀地址劃分為第一讀地址流和第二讀地址流；
將所述寫地址劃分為第一寫地址流和第二寫地址流；
將已被劃分的讀地址信息和已被劃分的寫地址信息提供給所述多個SRAM組；
經(jīng)由所述數(shù)據(jù)電路將節(jié)拍一寫數(shù)據(jù)劃分為第一半頻率節(jié)拍一寫數(shù)據(jù)流和第二半頻率節(jié)拍一寫數(shù)據(jù)流；
經(jīng)由所述數(shù)據(jù)電路將節(jié)拍二寫數(shù)據(jù)劃分為第一半頻率節(jié)拍二寫數(shù)據(jù)流和第二半頻率節(jié)拍二寫數(shù)據(jù)流；以及
經(jīng)由所述數(shù)據(jù)電路將第一節(jié)拍一寫數(shù)據(jù)流、第二節(jié)拍一寫數(shù)據(jù)流、第一節(jié)拍二寫數(shù)據(jù)流以及第二節(jié)拍二寫數(shù)據(jù)流提供給所述多個SRAM組；以及
經(jīng)由所述組訪問電路將劃分的讀地址信息和劃分的寫地址信息合并/重組為單個讀/寫地址流以對所述多個SRAM組中的每個特定的組進行讀和寫；
經(jīng)由所述組訪問電路通過組合/合并第一節(jié)拍一寫數(shù)據(jù)流和第二節(jié)拍一寫數(shù)據(jù)流來形成單個節(jié)拍一寫數(shù)據(jù)流以將節(jié)拍一數(shù)據(jù)寫到所述多個SRAM組中的至少一個；以及
經(jīng)由所述組訪問電路通過組合第一節(jié)拍二寫數(shù)據(jù)流和第二節(jié)拍二寫數(shù)據(jù)流來形成單個節(jié)拍二寫數(shù)據(jù)流以將節(jié)拍二數(shù)據(jù)寫到所述多個SRAM組中的一個或多個。
99.一種Quad-B2 SRAM存儲器設(shè)備，包括：
存儲器陣列，所述存儲器陣列包括多個SRAM組，其中，每個SRAM組包括被組織為行和列的矩陣的單端口SRAM存儲器單元塊以及存儲器單元訪問電路，所述存儲器單元訪問電路包括：
第一讀控制輸入和第一寫控制輸入，所述第一讀控制輸入和第一寫控制輸入用于對于每一個時鐘周期在同一個時鐘周期中啟動讀操作和寫操作；
第一輸入時鐘和第二輸入時鐘，其中，所述第二輸入時鐘是第一輸入時鐘的反相；
其中，所述訪問電路被配置為：
將交替的時鐘周期分別指定為第一管線時鐘周期和第二管線時鐘周期；
產(chǎn)生時間段為第一輸入時鐘和第二輸入時鐘的兩倍的第一管線時鐘和第二管線時鐘，其中，所述第一管線時鐘在第一管線時鐘周期期間為高，并且所述第二管線時鐘是第一管線時鐘的反相；以及
產(chǎn)生時間段為第一輸入時鐘和第二輸入時鐘的兩倍的第三管線時鐘和第四管線時鐘，其中，所述第三管線時鐘在第二管線時鐘周期期間為高，并且所述第四管線時鐘是第三管線時鐘的反相。
100.一種操作Quad-B2 SRAM存儲器設(shè)備的方法，所述Quad-B2 SRAM存儲器設(shè)備包括存儲器陣列，所述存儲器陣列包括多個SRAM組，其中，每個SRAM組包括被組織為行和列的矩陣的單端口SRAM存儲器單元塊以及存儲器單元訪問電路，所述存儲器單元訪問電路包括第一讀控制輸入、第一寫控制輸入、第一輸入時鐘以及第二輸入時鐘，其中，所述第二輸入時鐘是第一輸入時鐘的反相，所述方法包括：
經(jīng)由第一讀控制輸入和第一寫控制輸入對于每一個時鐘周期在同一個時鐘周期中啟動讀操作和寫操作；
經(jīng)由所述訪問電路將交替的時鐘周期分別指定為第一管線時鐘周期和第二管線時鐘周期；
經(jīng)由所述訪問電路，產(chǎn)生時間段為第一輸入時鐘和第二輸入時鐘的兩倍的第一管線時鐘和第二管線時鐘，其中，所述第一管線時鐘在第一管線時鐘周期期間為高，并且所述第二管線時鐘是第一管線時鐘的反相；以及
經(jīng)由所述訪問電路，產(chǎn)生時間段為第一輸入時鐘和第二輸入時鐘的兩倍的第三管線時鐘和第四管線時鐘，其中，所述第三管線時鐘在第二管線時鐘周期期間為高，并且所述第四管線時鐘是第三管線時鐘的反相。
101.根據(jù)權(quán)利要求99所述的設(shè)備、或根據(jù)權(quán)利要求100所述的方法、或根據(jù)權(quán)利要求書中的任何權(quán)利要求所述的發(fā)明，在所述設(shè)備或方法中進一步包括：
在第一管線時鐘周期中啟動的讀操作與在同一個第一管線時鐘周期中啟動的寫操作配對；
所述讀操作和寫操作對同一個SRAM組或者對不同的SRAM組在兩個周期上順序執(zhí)行；
所述讀操作執(zhí)行達小于兩個周期的持續(xù)時間，所述寫操作執(zhí)行達小于或等于一個周期的持續(xù)時間，并且所述第一管線時鐘周期的讀操作和寫操作的組合持續(xù)時間不超過兩個周期；
在第二管線時鐘周期中啟動的讀操作與在同一個第二管線時鐘周期中啟動的寫操作配對，其中，所述讀操作和寫操作對同一個SRAM組或者對不同的SRAM組在兩個周期上順序執(zhí)行；
所述讀操作執(zhí)行達小于兩個周期的持續(xù)時間，所述寫操作執(zhí)行達小于或等于一個周期的持續(xù)時間，并且所述第二管線時鐘周期的讀操作和寫操作的組合持續(xù)時間不超過兩個周期。
102.根據(jù)權(quán)利要求101或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，其中，所述存儲器設(shè)備進一步包括地址電路和控制電路，在所述設(shè)備或方法中進一步包括：
所述地址電路使用第一輸入時鐘鎖存每一個時鐘周期輸入的讀地址；
所述地址電路使用第二輸入時鐘鎖存每一個時鐘周期輸入的寫地址；
所述控制電路使用第一輸入時鐘鎖存每一個時鐘周期的讀控制信號；
所述控制電路使用第一輸入時鐘鎖存每一個時鐘周期的寫控制信號；以及
所述地址電路捕獲讀地址和寫地址，并且通過第一地址輸入管線和第二地址輸入管線將所述讀地址和寫地址傳播到所述多個SRAM組，其中，所述地址輸入管線中的每一個以第一/第二輸入時鐘頻率的一半操作。
103.根據(jù)權(quán)利要求102或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，在所述設(shè)備或方法中進一步包括：
由于在讀地址被輸入并且新的讀操作隨后被產(chǎn)生時基于先前啟動的讀操作和寫操作一個或多個SRAM組繁忙，所述讀地址限制于非繁忙的SRAM組；
所述寫地址不受限制，只要任何SRAM組可以在任何時間被寫即可，而不管先前啟動的讀操作和寫操作如何。
104.根據(jù)權(quán)利要求103或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，其中，所述存儲器設(shè)備進一步包括第一數(shù)據(jù)輸入時鐘、第二數(shù)據(jù)輸入時鐘以及數(shù)據(jù)電路，在所述設(shè)備或方法中進一步包括：
所述第一數(shù)據(jù)輸入時鐘和第二數(shù)據(jù)輸入時鐘分別與第一輸入時鐘和第二輸入時鐘均步或者物理相同；
所述第二數(shù)據(jù)輸入時鐘是第一數(shù)據(jù)輸入時鐘的反相；
所述數(shù)據(jù)電路使用第一數(shù)據(jù)輸入時鐘鎖存每一個寫操作每一個時鐘周期傳送的第一節(jié)拍的寫數(shù)據(jù)；
所述數(shù)據(jù)電路使用第二數(shù)據(jù)輸入時鐘鎖存每一個寫操作每一個時鐘周期傳送的第二節(jié)拍的寫數(shù)據(jù)；
所述數(shù)據(jù)電路捕獲每一個寫操作傳送的兩節(jié)拍的寫數(shù)據(jù)，并且通過第一數(shù)據(jù)輸入管線和第二數(shù)據(jù)輸入管線將所述兩節(jié)拍的寫數(shù)據(jù)傳播到所述多個SRAM組；
所述數(shù)據(jù)管線中的每一個以第一/第二輸入時鐘頻率的一半操作。
105.根據(jù)權(quán)利要求104或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，其中，所述存儲器設(shè)備進一步包括地址輸入鎖存器/復(fù)用器，在所述設(shè)備或方法中進一步包括：
所述地址輸入鎖存器/復(fù)用器捕獲讀地址和寫地址；并且
所述地址輸入鎖存器/復(fù)用器將所述讀地址和寫地址時間復(fù)用為單個地址流，所述單個地址流被用總線運送到每個SRAM組。
106.根據(jù)權(quán)利要求105或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，其中，所述地址輸入鎖存器/復(fù)用器的第一部分包括第一地址寄存器/鎖存器和第二地址寄存器/鎖存器，在所述設(shè)備或方法中進一步包括：
所述第一地址寄存器/鎖存器每一個周期在第一輸入時鐘的上升沿上捕獲讀地址，而不管在第一輸入時鐘的同一個上升沿上捕獲的第一讀控制的狀態(tài)如何；
所述第二地址寄存器/鎖存器在第一寫控制在第一輸入時鐘的前一個上升沿上被捕獲為低/工作的周期中在第二輸入時鐘的上升沿上捕獲寫地址。
107.根據(jù)權(quán)利要求106或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，其中，所述地址輸入鎖存器/復(fù)用器的第二部分包括第一2：1地址復(fù)用器，在所述設(shè)備或方法中進一步包括：
所述第一2：1地址復(fù)用器將來自第一地址寄存器/鎖存器和第二地址寄存器/鎖存器的讀地址和寫地址一起時間復(fù)用為單個第一地址流，所述單個第一地址流隨后被用總線運送到每個SRAM組，
所述第一輸入時鐘高選擇將被復(fù)用到第一地址流中的來自第一地址寄存器/鎖存器的讀地址，以及
所述第二輸入時鐘高選擇將被復(fù)用到第一地址流中的來自第二地址寄存器/鎖存器的寫地址。
108.根據(jù)權(quán)利要求107或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，其中，所述第一2：1地址復(fù)用器包括第一復(fù)用器輸入和第二復(fù)用器輸入、專用于第一復(fù)用器輸入的第一復(fù)用器輸入選擇和專用于第二復(fù)用器輸入的第二復(fù)用器輸入選擇、以及復(fù)用器輸出，并且所述存儲器設(shè)備進一步包括驅(qū)動器鎖存器以及第一驅(qū)動器和第二驅(qū)動器，所述第一驅(qū)動器和第二驅(qū)動器每一個包括輸入、使能以及輸出，在所述設(shè)備或方法中進一步包括：
當所述使能工作時所述輸出等于所述輸入，并且當所述使能不工作時所述輸出是三態(tài)的；
所述第一驅(qū)動器輸入是第一復(fù)用器輸入，所述第二驅(qū)動器輸入是第二復(fù)用器輸入；
所述第一驅(qū)動器使能是第一復(fù)用器輸入選擇，所述第二驅(qū)動器使能是第二復(fù)用器輸入選擇；
所述第一驅(qū)動器輸出和第二驅(qū)動器輸出匯集在一點以創(chuàng)建所述復(fù)用器輸出；并且
當所述第一復(fù)用器輸入選擇和第二復(fù)用器輸入選擇都不工作時，所述驅(qū)動器鎖存器使所述復(fù)用器輸出保持在其當前狀態(tài)。
109.根據(jù)權(quán)利要求108或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，其中，所述存儲器設(shè)備進一步包括控制輸入鎖存(CIL)電路，在所述設(shè)備或方法中進一步包括：
所述控制輸入鎖存(CIL)電路捕獲讀控制信號和寫控制信號，所述讀控制信號和寫控制信號隨后被用總線運送到每個SRAM組。
110.根據(jù)權(quán)利要求109或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，其中，所述控制輸入鎖存(CIL)電路包括第一CIL寄存器/鎖存器、第二CIL寄存器/鎖存器以及第三CIL寄存器/鎖存器，在所述設(shè)備或方法中進一步包括：
所述第一CIL寄存器/鎖存器每一個時鐘周期在第一輸入時鐘的上升沿上捕獲讀控制信號；
所述第二CIL寄存器/鎖存器每一個時鐘周期在第一輸入時鐘的上升沿上捕獲寫控制信號；以及
所述第三CIL寄存器/鎖存器每一個時鐘周期在第二輸入時鐘的上升沿上重新鎖存第二CIL寄存器/鎖存器的輸出。
111.根據(jù)權(quán)利要求110或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，其中，所述CIL電路進一步包括第一反相器和第二反相器，在所述設(shè)備或方法中進一步包括：
所述第一反相器使第一CIL寄存器/鎖存器的輸出反相，從而產(chǎn)生工作-高讀控制信號，所述工作-高讀控制信號被用總線運送到每個SRAM組；并且
所述第二反相器使第三CIL寄存器/鎖存器的輸出反相，從而產(chǎn)生工作-高寫控制信號，所述工作-高寫控制信號被用總線運送到每個SRAM組。
112.根據(jù)權(quán)利要求111或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，其中，所述存儲器設(shè)備進一步包括每個SRAM組處的SRAM組電路，在所述設(shè)備或方法中進一步包括：
每個SRAM組處的SRAM組電路對第一地址流讀和寫地址流中的組地址進行解碼并且四路解復(fù)用為第一管線讀組信號、第一管線寫組信號、第二管線讀組信號、第二管線寫組信號，并且從這些信號分別產(chǎn)生第一管線讀組信號時鐘、第一管線寫組信號時鐘、第二管線讀組信號時鐘、第二管線寫組信號時鐘；
所述第一地址流中的組地址在地址預(yù)解碼器中被解碼以產(chǎn)生單個位輸出組信號，如果相應(yīng)的讀或?qū)懖僮魇轻槍ο鄳?yīng)的SRAM組的，則所述單個位輸出組信號工作；
所述組信號與工作-高讀控制信號進行邏輯與以產(chǎn)生讀組信號，以確保當它隨后被第一組寄存器/鎖存器或第二組寄存器/鎖存器鎖存時它從有效的讀地址產(chǎn)生；
所述組信號與工作-高寫控制信號進行邏輯與以產(chǎn)生寫組信號，以確保當它隨后被第三組寄存器/鎖存器或第四組寄存器/鎖存器鎖存時它從有效的寫地址產(chǎn)生；
第一組寄存器/鎖存器和第二組寄存器/鎖存器用于對所述讀組信號進行兩路解復(fù)用，所述兩路又用于產(chǎn)生第一管線讀組信號時鐘和第二管線讀組信號時鐘；
所述第一組寄存器/鎖存器利用第一管線時鐘鎖存所述讀組信號，從而產(chǎn)生第一管線讀組信號，所述第一管線讀組信號然后與第一管線時鐘進行邏輯與以產(chǎn)生第一管線讀組信號時鐘；
所述第二組寄存器/鎖存器利用第三管線時鐘鎖存所述讀組信號，從而產(chǎn)生第二管線讀組信號，所述第二管線讀組信號然后與第三管線時鐘進行邏輯與以產(chǎn)生第二管線讀組信號時鐘；
第三組寄存器/鎖存器和第四組寄存器/鎖存器用于對所述寫組信號進行兩路解復(fù)用，所述兩路又用于產(chǎn)生第一管線寫組信號時鐘和第二管線寫組信號時鐘；
所述第三組寄存器/鎖存器利用第二管線時鐘鎖存所述寫組信號，從而產(chǎn)生第一管線寫組信號，所述第一管線寫組信號然后與第二管線時鐘進行邏輯與以產(chǎn)生第一管線寫組信號時鐘；以及
所述第四組寄存器/鎖存器利用第四管線時鐘鎖存所述寫組信號，從而產(chǎn)生第二管線寫組信號，所述第二管線寫組信號然后與第四管線時鐘進行邏輯與以產(chǎn)生第二管線寫組信號時鐘。
113.根據(jù)權(quán)利要求112或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，其中，所述存儲器設(shè)備進一步包括第五組寄存器/鎖存器和第六組寄存器/鎖存器，在所述設(shè)備或方法中進一步包括：
所述第五組寄存器/鎖存器利用第三管線時鐘鎖存第一管線寫組信號時鐘，從而產(chǎn)生第三管線寫組信號時鐘；并且
所述第六組寄存器/鎖存器利用第一管線時鐘鎖存第二管線寫組信號時鐘，從而產(chǎn)生第四管線寫組信號時鐘。
114.根據(jù)權(quán)利要求113或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，在所述設(shè)備或方法中進一步包括：
每個SRAM組處的SRAM組電路產(chǎn)生自定時第一管線讀組脈沖、自定時第二管線讀組脈沖、自定時第一管線寫組脈沖以及自定時第二管線寫組脈沖；
所述第一管線讀組信號時鐘用于產(chǎn)生對于小于兩個周期的持續(xù)時間工作的自定時第一管線讀組脈沖，所述自定時第一管線讀組脈沖引起對組的讀操作；
所述第二管線讀組信號時鐘用于產(chǎn)生對于小于兩個周期的持續(xù)時間工作的自定時第二管線讀組脈沖，所述自定時第二管線讀組脈沖引起對組的讀操作；
所述第三管線寫組信號時鐘、自定時第一管線讀組脈沖以及自定時第二管線寫組脈沖用于產(chǎn)生對于小于或等于一個周期的持續(xù)時間工作的自定時第一管線寫組脈沖，所述自定時第一管線寫組脈沖引起對組的寫操作；以及
所述第四管線寫組信號時鐘、自定時第二管線讀組脈沖以及自定時第一管線寫組脈沖用于產(chǎn)生對于小于或等于一個周期的持續(xù)時間工作的自定時第二管線寫組脈沖，所述自定時第二管線寫組脈沖引起對組的寫操作。
115.根據(jù)權(quán)利要求114或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，在所述設(shè)備或方法中進一步包括：
所述自定時第一管線讀組脈沖工作和自定時第一管線寫組脈沖工作的組合持續(xù)時間小于或等于兩個周期；并且
所述自定時第二管線讀組脈沖工作和自定時第二管線寫組脈沖工作的組合持續(xù)時間小于或等于兩個周期。
116.根據(jù)權(quán)利要求115或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，其中，所述存儲器設(shè)備進一步包括每個SRAM組處的SRAM組電路，所述SRAM組電路包括第一非組寄存器/鎖存器、第二非組寄存器/鎖存器、第三非組寄存器/鎖存器以及第四非組寄存器/鎖存器，在所述設(shè)備或方法中進一步包括：
每個SRAM組處的SRAM組電路對第一地址流讀和寫地址流中的非組地址進行解碼并且四路解復(fù)用為非組第一管線讀地址、非組第一管線寫地址、非組第二管線讀地址、非組第二管線寫地址，其中，第一地址流中的非組地址在地址預(yù)解碼器中被解碼；
所述第一非組寄存器/鎖存器利用第一管線讀組信號時鐘鎖存解碼的非組地址，從而產(chǎn)生對于兩個周期有效的非組第一管線讀地址；
所述第二非組寄存器/鎖存器利用第一管線寫組信號時鐘鎖存解碼的非組地址，從而產(chǎn)生對于兩個周期有效的非組第一管線寫地址；
所述第三非組寄存器/鎖存器利用第二管線讀組信號時鐘鎖存解碼的非組地址，從而產(chǎn)生對于兩個周期有效的非組第二管線讀地址；以及
所述第四非組寄存器/鎖存器利用第二管線寫組信號時鐘鎖存解碼的非組地址，從而產(chǎn)生對于兩個周期有效的非組第二管線寫地址。
117.根據(jù)權(quán)利要求116或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，其中，所述存儲器設(shè)備進一步包括每個SRAM組處的4：1地址復(fù)用器，在所述設(shè)備或方法中進一步包括：
每個SRAM組處的4：1地址復(fù)用器將非組第一管線讀地址、非組第一管線寫地址、非組第二管線讀地址以及非組第二管線寫地址時間復(fù)用為單個SRAM組地址流以對相應(yīng)的SRAM組進行讀和寫；
所述自定時第一管線讀組脈沖選擇將被復(fù)用到SRAM組地址流中的非組第一管線讀地址；
所述自定時第一管線寫組脈沖選擇將被復(fù)用到SRAM組地址流中的非組第一管線寫地址；
所述自定時第二管線讀組脈沖選擇將被復(fù)用到SRAM組地址流中的非組第二管線讀地址；以及
所述自定時第二管線寫組脈沖選擇將被復(fù)用到SRAM組地址流中的非組第二管線寫地址。
118.根據(jù)權(quán)利要求117或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，其中，所述4：1地址復(fù)用器包括第一復(fù)用器輸入至第四復(fù)用器輸入、第一復(fù)用器輸入選擇至第四復(fù)用器輸入選擇以及復(fù)用器輸出，每一個復(fù)用器輸入一個專用的復(fù)用器輸入選擇，所述驅(qū)動器中的每一個包括輸入、使能以及輸出，在所述設(shè)備或方法中進一步包括：
當所述使能工作時所述輸出等于所述輸入，并且當所述使能不工作時所述輸出是三態(tài)的；
所述第一驅(qū)動器輸入是第一復(fù)用器輸入，所述第二驅(qū)動器輸入是第二復(fù)用器輸入，所述第三驅(qū)動器輸入是第三復(fù)用器輸入，所述第四驅(qū)動器輸入是復(fù)用器輸入，并且所述第五驅(qū)動器輸入接地；
所述第一驅(qū)動器使能是第一復(fù)用器輸入選擇，所述第二驅(qū)動器使能是第二復(fù)用器輸入選擇，所述第三驅(qū)動器使能是第三復(fù)用器輸入選擇，所述第四驅(qū)動器使能是第四復(fù)用器輸入選擇，并且所述第五驅(qū)動器使能是第一復(fù)用器輸入選擇、第二復(fù)用器輸入選擇、第三復(fù)用器輸入選擇和第四復(fù)用器輸入選擇的邏輯或非；
所述第一驅(qū)動器輸出至第五驅(qū)動器輸出匯集在一點以創(chuàng)建所述復(fù)用器輸出；并且
當所述復(fù)用器輸入選擇信號都不工作時，所述第五驅(qū)動器使所述復(fù)用器輸出為“低”。
119.根據(jù)權(quán)利要求103或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，其中，所述存儲器設(shè)備進一步包括數(shù)據(jù)輸入鎖存器/復(fù)用器，在所述設(shè)備或方法中進一步包括：
所述數(shù)據(jù)輸入鎖存器/復(fù)用器捕獲第一節(jié)拍的寫數(shù)據(jù)和第二節(jié)拍的寫數(shù)據(jù)，并且將它們時間復(fù)用為單個SRAM組數(shù)據(jù)流，所述單個SRAM組數(shù)據(jù)流被用總線運送到每個SRAM組。
120.根據(jù)權(quán)利要求119或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，其中，所述數(shù)據(jù)輸入鎖存器/復(fù)用器的第一部分包括第一數(shù)據(jù)寄存器/鎖存器和第二數(shù)據(jù)寄存器/鎖存器，在所述設(shè)備或方法中進一步包括：
所述第一數(shù)據(jù)寄存器/鎖存器每一個周期在第一數(shù)據(jù)輸入時鐘的上升沿上捕獲第一節(jié)拍的寫數(shù)據(jù)，而不管在同一個周期中在第一輸入時鐘的上升沿上捕獲的第一寫控制的狀態(tài)如何；并且
所述第二數(shù)據(jù)寄存器/鎖存器每一個周期在第二數(shù)據(jù)輸入時鐘的上升沿上捕獲第二節(jié)拍的寫數(shù)據(jù)，而不管在同一個周期中在第一輸入時鐘的上升沿上捕獲的第一寫控制的狀態(tài)如何。
121.根據(jù)權(quán)利要求120或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，其中，所述數(shù)據(jù)輸入鎖存器/復(fù)用器的第二部分包括第三數(shù)據(jù)寄存器/鎖存器和第四數(shù)據(jù)寄存器/鎖存器，在所述設(shè)備或方法中進一步包括：
所述第三數(shù)據(jù)寄存器/鎖存器在第二輸入時鐘的上升沿上重新鎖存來自第一數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而將所述數(shù)據(jù)從數(shù)據(jù)輸入時鐘域轉(zhuǎn)換到輸入時鐘域，并且允許數(shù)據(jù)輸入時鐘邊沿領(lǐng)先于或落后于輸入時鐘邊沿大約半個周期；并且
所述第四數(shù)據(jù)寄存器/鎖存器在第一輸入時鐘的上升沿上重新鎖存來自第二數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)，從而將所述數(shù)據(jù)從數(shù)據(jù)輸入時鐘域轉(zhuǎn)換到輸入時鐘域，并且允許數(shù)據(jù)輸入時鐘邊沿領(lǐng)先于或落后于輸入時鐘邊沿大約半個周期。
122.根據(jù)權(quán)利要求121或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，其中，所述數(shù)據(jù)輸入鎖存器/復(fù)用器的第三部分包括第一2：1數(shù)據(jù)復(fù)用器，在所述設(shè)備或方法中進一步包括：
所述第一2：1數(shù)據(jù)復(fù)用器將來自第三數(shù)據(jù)寄存器/鎖存器和第四數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)和第二節(jié)拍的寫數(shù)據(jù)時間復(fù)用為單個SRAM組數(shù)據(jù)流，所述單個SRAM組數(shù)據(jù)流隨后被用總線運送到每個SRAM組；
所述第二輸入時鐘高選擇將被復(fù)用到SRAM組數(shù)據(jù)流中的來自第三數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)；以及
所述第一輸入時鐘高選擇將被復(fù)用到SRAM組數(shù)據(jù)流中的來自第四數(shù)據(jù)寄存器/鎖存器的第二節(jié)拍的寫數(shù)據(jù)。
123.根據(jù)權(quán)利要求122或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，其中，所述存儲器設(shè)備進一步包括六個數(shù)據(jù)寄存器/鎖存器，所述六個數(shù)據(jù)寄存器/鎖存器分為用于第一節(jié)拍的寫數(shù)據(jù)路徑的第一群組的四個數(shù)據(jù)寄存器/鎖存器以及用于第二節(jié)拍的寫數(shù)據(jù)路徑的第二群組的兩個數(shù)據(jù)寄存器/鎖存器，所述第一群組的四個數(shù)據(jù)寄存器/鎖存器包括第五數(shù)據(jù)寄存器/鎖存器、第六數(shù)據(jù)寄存器/鎖存器、第七數(shù)據(jù)寄存器/鎖存器以及第八數(shù)據(jù)寄存器/鎖存器，所述第二群組的四個數(shù)據(jù)寄存器/鎖存器包括第九數(shù)據(jù)寄存器/鎖存器和第十數(shù)據(jù)寄存器/鎖存器；在所述設(shè)備或方法中進一步包括：
每個SRAM組處的SRAM組電路基于所述六個數(shù)據(jù)寄存器/鎖存器將SRAM組數(shù)據(jù)流中的兩節(jié)拍的寫數(shù)據(jù)四路解復(fù)用為單獨的組第一管線第一節(jié)拍的寫數(shù)據(jù)、組第一管線第二節(jié)拍的寫數(shù)據(jù)、組第二管線第一節(jié)拍的寫數(shù)據(jù)以及組第二管線第二節(jié)拍的寫數(shù)據(jù)；
所述第五數(shù)據(jù)寄存器/鎖存器利用第一管線寫組信號時鐘鎖存SRAM組數(shù)據(jù)流中的第一節(jié)拍的寫數(shù)據(jù)；
所述第六數(shù)據(jù)寄存器/鎖存器利用第二管線寫組信號時鐘鎖存SRAM組數(shù)據(jù)流中的第一節(jié)拍的寫數(shù)據(jù)；
所述第七數(shù)據(jù)寄存器/鎖存器利用第三管線寫組信號時鐘重新鎖存來自第五數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的組第一管線第一節(jié)拍的寫數(shù)據(jù)；
所述第八數(shù)據(jù)寄存器/鎖存器利用第四管線寫組信號時鐘重新鎖存來自第六數(shù)據(jù)寄存器/鎖存器的第一節(jié)拍的寫數(shù)據(jù)，從而產(chǎn)生對于兩個周期有效的組第二管線第一節(jié)拍的寫數(shù)據(jù)；
所述第九數(shù)據(jù)寄存器/鎖存器利用第三管線寫組信號時鐘重新鎖存SRAM組數(shù)據(jù)流中的第二節(jié)拍的寫數(shù)據(jù)，從而與相關(guān)聯(lián)的組第一管線第一節(jié)拍的寫數(shù)據(jù)同時地產(chǎn)生對于兩個周期有效的組第一管線第二節(jié)拍的寫數(shù)據(jù)；以及
所述第十數(shù)據(jù)寄存器/鎖存器利用第四管線寫組信號時鐘重新鎖存SRAM組數(shù)據(jù)流中的第二節(jié)拍的寫數(shù)據(jù)，從而與相關(guān)聯(lián)的組第二管線第一節(jié)拍的寫數(shù)據(jù)同時地產(chǎn)生對于兩個周期有效的組第二管線第二節(jié)拍的寫數(shù)據(jù)。
124.根據(jù)權(quán)利要求123或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，其中，所述存儲器設(shè)備進一步包括每個SRAM組處的第一2：1組數(shù)據(jù)復(fù)用器以及每個SRAM組處的第二2：1組數(shù)據(jù)復(fù)用器，在所述設(shè)備或方法中進一步包括：
每個SRAM組處的第一2：1組數(shù)據(jù)復(fù)用器將來自第七寄存器/鎖存器的組第一管線第一節(jié)拍的寫數(shù)據(jù)以及來自第八寄存器/鎖存器的組第二管線第一節(jié)拍的寫數(shù)據(jù)時間復(fù)用為單個第一節(jié)拍的寫數(shù)據(jù)流，所述單個第一節(jié)拍的寫數(shù)據(jù)流被發(fā)送到相應(yīng)的SRAM組；
第一單發(fā)脈沖選擇將被復(fù)用到第一2：1復(fù)用器第一節(jié)拍的寫數(shù)據(jù)流中的組第一管線第一節(jié)拍的寫數(shù)據(jù)；
第二單發(fā)脈沖選擇將被復(fù)用到第一2：1復(fù)用器第一節(jié)拍的寫數(shù)據(jù)流中的組第二管線第一節(jié)拍的寫數(shù)據(jù)；
每個SRAM組處的第二2：1組數(shù)據(jù)復(fù)用器將來自第九寄存器/鎖存器的組第一管線第二節(jié)拍的寫數(shù)據(jù)以及來自第十寄存器/鎖存器的組第二管線第二節(jié)拍的寫數(shù)據(jù)時間復(fù)用為單個第二節(jié)拍的寫數(shù)據(jù)流，所述單個第二節(jié)拍的寫數(shù)據(jù)流被發(fā)送到相應(yīng)的SRAM組；
第一單發(fā)脈沖選擇將被復(fù)用到第二2：1復(fù)用器第二節(jié)拍的寫數(shù)據(jù)流中的組第一管線第二節(jié)拍的寫數(shù)據(jù)；以及
第二單發(fā)脈沖選擇將被復(fù)用到第二2：1復(fù)用器第二節(jié)拍的寫數(shù)據(jù)流中的組第二管線第二節(jié)拍的寫數(shù)據(jù)。
125.根據(jù)權(quán)利要求124或權(quán)利要求書中的任何權(quán)利要求所述的設(shè)備或方法，其中，所述存儲器設(shè)備進一步包括驅(qū)動器鎖存器；所述第一2：1數(shù)據(jù)復(fù)用器、第一2：1組數(shù)據(jù)復(fù)用器以及第二2：1組數(shù)據(jù)復(fù)用器每一個包括兩個復(fù)用器輸入、兩個復(fù)用器輸入選擇以及復(fù)用器輸出，每一個復(fù)用器輸入一個專用的復(fù)用器輸入選擇；并且所述第一驅(qū)動器和第二驅(qū)動器每一個包括輸入、使能以及輸出，在所述設(shè)備或方法中進一步包括：
當所述使能工作時所述輸出等于所述輸入，并且當所述使能不工作時所述輸出是三態(tài)的；
所述第一驅(qū)動器輸入是第一復(fù)用器輸入，并且所述第二驅(qū)動器輸入是第二復(fù)用器輸入；
所述第一驅(qū)動器使能是第一輸入選擇，并且所述第二驅(qū)動器使能是第二輸入選擇；
所述第一驅(qū)動器輸出和第二驅(qū)動器輸出匯集在一點以創(chuàng)建所述復(fù)用器輸出；以及
當所述復(fù)用器輸入選擇都不工作時，所述驅(qū)動器鎖存器使所述復(fù)用器輸出保持在其當前狀態(tài)。
126.一種Quad-B2 SRAM存儲器設(shè)備，包括：
存儲器陣列，所述存儲器陣列包括多個SRAM組，其中，每個SRAM組包括被組織為行和列的矩陣的單端口SRAM存儲器單元塊以及存儲器單元訪問電路，其中，所述多個SRAM組同時工作；其中，所述存儲器單元訪問電路包括：
第一讀控制輸入和第一寫控制輸入，所述第一讀控制輸入和第一寫控制輸入用于對于每一個時鐘周期在同一個時鐘周期中啟動讀操作和寫操作；以及
第一輸入時鐘和第二輸入時鐘，其中，所述第二輸入時鐘是第一輸入時鐘的反相。
127.一種操作Quad-B2 SRAM存儲器設(shè)備的方法，所述Quad-B2 SRAM存儲器設(shè)備包括存儲器陣列，所述存儲器陣列包括多個SRAM組，其中，每個SRAM組包括被組織為行和列的矩陣的單端口SRAM存儲器單元塊以及存儲器單元訪問電路，其中，所述多個SRAM組同時工作；其中，所述存儲器單元訪問電路包括第一讀控制輸入和第一寫控制輸入，所述方法包括：
經(jīng)由第一讀控制輸入和第一寫控制輸入對于每一個時鐘周期在同一個時鐘周期中啟動讀操作和寫操作；以及
提供第一輸入時鐘和第二輸入時鐘，其中，所述第二輸入時鐘是第一輸入時鐘的反相。
128.根據(jù)權(quán)利要求126所述的設(shè)備、或根據(jù)權(quán)利要求127所述的方法、或根據(jù)權(quán)利要求書中的任何權(quán)利要求所述的發(fā)明，進一步包括：
其中，在任何時鐘周期中啟動的讀操作與在同一個時鐘周期中啟動的寫操作配對；
其中，所述讀操作和寫操作對同一個SRAM組或者對不同的SRAM組在兩個周期上順序執(zhí)行；
其中，所述讀操作執(zhí)行達小于兩個周期的持續(xù)時間，所述寫操作執(zhí)行達小于或等于一個周期的持續(xù)時間；并且
其中，所述讀操作和寫操作的組合持續(xù)時間不超過兩個周期。
129.諸如多組雙管道SRAM中的系統(tǒng)和方法，所述系統(tǒng)和方法用于：
(1)捕獲讀地址和寫地址，將它們組合為單個讀/寫地址流，以及將它用總線運送到每個SRAM組，其中，所述單個讀/寫地址流被劃分為兩個半頻率讀地址流和兩個半頻率寫地址流，并且所述兩個半頻率讀地址流和兩個半頻率寫地址流然后被重組為單個讀/寫地址流以對特定的組進行讀和寫；和/或
(2)捕獲兩節(jié)拍的寫數(shù)據(jù)，將它們組合為單個節(jié)拍一/節(jié)拍二寫數(shù)據(jù)流，以及將它用總線運送到每個SRAM組，其中，所述單個節(jié)拍一/節(jié)拍二寫數(shù)據(jù)流被劃分為兩個半頻率節(jié)拍一寫數(shù)據(jù)流和兩個半頻率節(jié)拍二寫數(shù)據(jù)流，并且所述兩個節(jié)拍一寫數(shù)據(jù)流被重組為單個節(jié)拍一寫數(shù)據(jù)流以對特定的組寫節(jié)拍一數(shù)據(jù)，所述兩個節(jié)拍二寫數(shù)據(jù)流被重組為單個節(jié)拍二寫數(shù)據(jù)流以對特定的組寫節(jié)拍二數(shù)據(jù)。
130.諸如多組SRAM中的系統(tǒng)和方法，所述系統(tǒng)和方法用于：
(1)捕獲讀地址和寫地址，經(jīng)由一個或多個劃分/組合處理對它們進行劃分和/或組合，以及將它們用總線運送到每個SRAM組，其中，它們經(jīng)由一個或多個劃分/組合處理被劃分和/或組合以對特定的組進行讀和寫；和/或
(2)捕獲兩節(jié)拍的寫數(shù)據(jù)，經(jīng)由一個或多個劃分/組合處理對它們進行劃分和/或組合，以及將它們用總線運送到每個SRAM組，其中，它們經(jīng)由一個或多個劃分/組合處理被劃分和/或組合以對特定的組寫節(jié)拍一數(shù)據(jù)和節(jié)拍二數(shù)據(jù)。