本發(fā)明涉及芯片設(shè)計(jì)領(lǐng)域，具體來(lái)講是一種解決實(shí)際芯片設(shè)計(jì)中模塊間需要接口位寬轉(zhuǎn)換的裝置。
背景技術(shù)：
：在實(shí)際的芯片設(shè)計(jì)工程中，模塊A和模塊B數(shù)據(jù)接口的位寬可能是不匹配的，為了使模塊A和模塊B能夠相互對(duì)接，這是就需要一種接口位寬相互轉(zhuǎn)換的裝置來(lái)實(shí)現(xiàn)不同位寬下的數(shù)據(jù)轉(zhuǎn)換。比如，在交換機(jī)芯片設(shè)計(jì)中，10G網(wǎng)口(10GBase-R)采用的64B/66B編碼，模塊輸出的數(shù)據(jù)位寬為66比特，而與其相連的串并轉(zhuǎn)換器(Serdes)由于采用的是知識(shí)產(chǎn)權(quán)(IntellectualProperty，簡(jiǎn)稱IP)核，通常有其固定的位寬(如32比特)。因此在交換機(jī)芯片設(shè)置時(shí)需要一個(gè)位寬轉(zhuǎn)換裝置來(lái)進(jìn)行不同數(shù)據(jù)位寬之間的轉(zhuǎn)換。位寬轉(zhuǎn)換裝置的設(shè)計(jì)是交換機(jī)芯片設(shè)計(jì)中經(jīng)常遇到的一個(gè)問(wèn)題。在實(shí)際的工程中，由于數(shù)據(jù)的位寬進(jìn)行了轉(zhuǎn)換，這就會(huì)使得數(shù)據(jù)原有的特定意義會(huì)消失。這樣會(huì)對(duì)芯片的仿真、測(cè)試帶來(lái)了一定的困難，不能夠及時(shí)發(fā)現(xiàn)位寬轉(zhuǎn)換設(shè)計(jì)中存在的設(shè)計(jì)錯(cuò)誤。技術(shù)實(shí)現(xiàn)要素：有鑒于此，本發(fā)明實(shí)施例的目的在于提供一種能對(duì)不同位寬數(shù)據(jù)進(jìn)行轉(zhuǎn)換的位寬轉(zhuǎn)換裝置，以解決不同位寬數(shù)據(jù)數(shù)據(jù)之間的轉(zhuǎn)換和及時(shí)發(fā)現(xiàn)位寬轉(zhuǎn)換設(shè)計(jì)中存在的設(shè)計(jì)錯(cuò)誤的技術(shù)問(wèn)題。為了實(shí)現(xiàn)上述目的，本發(fā)明實(shí)施例采用的技術(shù)方案如下：本發(fā)明實(shí)施例提供一種一種位寬轉(zhuǎn)換裝置，應(yīng)用于數(shù)據(jù)位寬不相同的第一模塊與第二模塊之間。所述裝置包括：位寬轉(zhuǎn)換發(fā)送子裝置及位寬轉(zhuǎn)換接收子裝置。其中，所述位寬轉(zhuǎn)換發(fā)送子裝置將所述第一模塊的位寬轉(zhuǎn)換為所述第二模塊的位寬，所述位寬轉(zhuǎn)換接收子裝置將所述第二模塊的位寬轉(zhuǎn)換為所述第一模塊的位寬。所述位寬轉(zhuǎn)換發(fā)送子裝置包括偽隨機(jī)序列發(fā)生器、選擇器、第一入?？刂茊卧⒌谝划惒捷斎胼敵鼍彺?、第一出?？刂茊卧⒌谝挥?jì)數(shù)器及發(fā)送控制單元。所述偽隨機(jī)序列發(fā)生器的輸出端和所述第一模塊的數(shù)據(jù)輸出端分別與所述選擇器的輸入端連接。所述選擇器的控制端輸入選擇信號(hào)用于對(duì)輸入數(shù)據(jù)進(jìn)行選擇，所述選擇器的輸出端與所述第一異步輸入輸出緩存的入棧數(shù)據(jù)端連接。所述第一入?？刂茊卧c所述第一異步輸入輸出緩存的入棧信號(hào)控制端連接。所述第一異步輸入輸出緩存的出棧數(shù)據(jù)端與發(fā)送控制單元連接。所述第一出?？刂茊卧c所述第一異步輸入輸出緩存的出棧信號(hào)控制端連接。所述第一計(jì)數(shù)器連接于所述第一出棧控制單元與所述發(fā)送控制單元之間。所述第一異步輸入輸出緩存的寫時(shí)鐘頻率與所述第一模塊的時(shí)鐘頻率相同。所述第一異步輸入輸出緩存的讀時(shí)鐘頻率與所述第二模塊的時(shí)鐘頻率相同。所述位寬轉(zhuǎn)換接收子裝置包括偽隨機(jī)序列校驗(yàn)器、第二出?？刂茊卧⒔邮湛刂茊卧?、第二計(jì)時(shí)器、第二入棧控制單元及第二異步輸入輸出緩存。所述接收控制單元的輸入端與所述第二模塊的數(shù)據(jù)輸出端連接，所述接收控制單元的輸出端與所述第二異步輸入輸出緩存的入棧數(shù)據(jù)端連接。所述第二入?？刂茊卧c所述第二異步輸入輸出緩存的入棧信號(hào)控制端連接。所述第二計(jì)時(shí)器連接在所述第二入?？刂茊卧c所述接收控制單元之間。所述第二出?？刂茊卧c所述第二異步輸入輸出緩存的出棧信號(hào)控制端連接。所述第二異步輸入輸出緩存的出棧數(shù)據(jù)輸出端與所述第一模塊的數(shù)據(jù)輸入端連接，所述第二異步輸入輸出緩存的出棧數(shù)據(jù)輸出端還與所述偽隨機(jī)序列校驗(yàn)器連接。所述偽隨機(jī)序列校驗(yàn)器對(duì)所述第二異步輸入輸出緩存的出棧數(shù)據(jù)輸出端的輸出的數(shù)據(jù)進(jìn)行校驗(yàn)。所述第二異步輸入輸出緩存的讀時(shí)鐘頻率與所述第一模塊的時(shí)鐘頻率相同。所述第一異步輸入輸出緩存的寫時(shí)鐘頻率與所述第二模塊的時(shí)鐘頻率相同。進(jìn)一步地，所述位寬轉(zhuǎn)換裝置中所述第一模塊的位寬為66比特，所述第二模塊的位寬為32比特。進(jìn)一步地，所述位寬轉(zhuǎn)換裝置中所述第一計(jì)數(shù)器及所述第二計(jì)數(shù)器進(jìn)行0到32的循環(huán)計(jì)數(shù)。進(jìn)一步地，所述位寬轉(zhuǎn)換裝置中所述第一異步輸入輸出緩存的寫時(shí)鐘頻率為156.25MHz，所述第一異步輸入輸出緩存的讀時(shí)鐘頻率為322.265625MHz；所述第二異步輸入輸出緩存的寫時(shí)鐘頻率為322.265625MHz，所述第一異步輸入輸出緩存的讀時(shí)鐘頻率為156.25MHz。進(jìn)一步地，所述位寬轉(zhuǎn)換裝置中所述第一模塊與所述第二模塊的數(shù)據(jù)帶寬相等。進(jìn)一步地，所述位寬轉(zhuǎn)換裝置中所述發(fā)送控制單元包括：第一剩余比特寄存器，所述第一剩余比特寄存器用于寄存位寬轉(zhuǎn)換過(guò)程中剩下的比特?cái)?shù)據(jù)。進(jìn)一步地，所述位寬轉(zhuǎn)換裝置中所述偽隨機(jī)序列校驗(yàn)器在檢查出現(xiàn)錯(cuò)誤時(shí)，輸出中斷信號(hào)。進(jìn)一步地，所述位寬轉(zhuǎn)換裝置中所述第一出?？刂茊卧ǖ谝蛔枞刂谱訂卧龅谝蛔枞刂谱訂卧糜谧柚沟谝划惒捷斎胼敵鼍彺嬷袛?shù)據(jù)的出棧操作。進(jìn)一步地，所述位寬轉(zhuǎn)換裝置中所述第二出?？刂茊卧ǖ诙枞刂谱訂卧?，所述第二阻塞控制子單元用于阻止第二異步輸入輸出緩存中數(shù)據(jù)的出棧操作。進(jìn)一步地，所述位寬轉(zhuǎn)換裝置中所述偽隨機(jī)序列發(fā)生器在選擇信號(hào)為1時(shí)，發(fā)送所述偽隨機(jī)序列到所述偽隨機(jī)序列校驗(yàn)器進(jìn)行檢驗(yàn)。相對(duì)于現(xiàn)有技術(shù)，本發(fā)明提供的位寬轉(zhuǎn)換裝置不僅可以實(shí)現(xiàn)不同位寬模塊之間的位寬轉(zhuǎn)換，還可以通過(guò)偽隨機(jī)序列校驗(yàn)器對(duì)所述位寬轉(zhuǎn)換裝置轉(zhuǎn)換的數(shù)據(jù)進(jìn)行校驗(yàn)，上述位寬轉(zhuǎn)換裝置能夠及時(shí)發(fā)現(xiàn)位寬轉(zhuǎn)換設(shè)計(jì)中的錯(cuò)誤，并在出現(xiàn)錯(cuò)誤時(shí)發(fā)出中斷信號(hào)，給芯片的仿真、測(cè)試帶來(lái)了極大方便，提高了系統(tǒng)的可靠性。為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合所附附圖，作詳細(xì)說(shuō)明如下。附圖說(shuō)明為了更清楚地說(shuō)明本發(fā)明實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例中所需要使用的附圖作簡(jiǎn)單地介紹，應(yīng)當(dāng)理解，以下附圖僅示出了本發(fā)明的某些實(shí)施例，因此不應(yīng)被看作是對(duì)的限定，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他相關(guān)的附圖。圖1是本發(fā)明實(shí)施例提供位寬轉(zhuǎn)換裝置的電路結(jié)構(gòu)示意圖。圖2是圖1中偽隨機(jī)序列發(fā)生器的工作原理圖。圖3時(shí)圖1中偽隨機(jī)序列檢測(cè)器的工作原理圖。主要元件符號(hào)說(shuō)明位寬轉(zhuǎn)換裝置100位寬轉(zhuǎn)換發(fā)送子裝置110偽隨機(jī)序列發(fā)生器111選擇器112第一入?？刂茊卧?13第一異步輸入輸出緩存114第一出?？刂茊卧?15第一阻塞控制子單元1151第一計(jì)數(shù)器116發(fā)送控制單元117第一數(shù)據(jù)選擇子單元1171第一剩余比特寄存器1172位寬轉(zhuǎn)換接收子裝置120偽隨機(jī)序列校驗(yàn)器121第二出?？刂茊卧?22第二阻塞控制子單元1221第二異步輸入輸出緩存123第二入棧控制單元124第二計(jì)數(shù)器125接收控制單元126第二數(shù)據(jù)選擇子單元1261第二剩余比特寄存器1262具體實(shí)施方式下面將結(jié)合本發(fā)明實(shí)施例中附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例。通常在此處附圖中描述和示出的本發(fā)明實(shí)施例的組件可以以各種不同的配置來(lái)布置和設(shè)計(jì)。因此，以下對(duì)在附圖中提供的本發(fā)明的實(shí)施例的詳細(xì)描述并非旨在限制要求保護(hù)的本發(fā)明的，而是僅僅表示本發(fā)明的選定實(shí)施例?；诒景l(fā)明的實(shí)施例，本領(lǐng)域技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)的前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。請(qǐng)參照?qǐng)D1，是本發(fā)明實(shí)施例提供的位寬轉(zhuǎn)換裝置100的電路結(jié)構(gòu)示意圖，所述位寬轉(zhuǎn)換裝置100連接于第一模塊與第二模塊之間，所述第一模塊的數(shù)據(jù)位寬與所述第二模塊的數(shù)據(jù)位寬不相同，所述位寬轉(zhuǎn)換裝置100可以實(shí)現(xiàn)所述第一模塊與所述第二模塊之間位寬數(shù)據(jù)的轉(zhuǎn)換。在本實(shí)施例中，所述位寬轉(zhuǎn)換裝置100包括位寬轉(zhuǎn)換發(fā)送子裝置110和位寬轉(zhuǎn)換接收子裝置120。其中，所述位寬轉(zhuǎn)換發(fā)送子裝置110將所述第一模塊的位寬轉(zhuǎn)換為所述第二模塊的位寬。所述位寬轉(zhuǎn)換接收子裝置120將所述第二模塊的位寬轉(zhuǎn)換為所述第一模塊的位寬。所述位寬轉(zhuǎn)換發(fā)送子裝置110包括相互之間電性連接的偽隨機(jī)序列發(fā)生器111、選擇器112、第一入?？刂茊卧?13、第一異步輸入輸出緩存114、第一出?？刂茊卧?15、第一計(jì)數(shù)器116及發(fā)送控制單元117。所述偽隨機(jī)序列發(fā)生器111的輸出端和所述第一模塊的數(shù)據(jù)輸出端分別與所述選擇器112的輸入端連接，所述選擇器112的控制端輸入選擇信號(hào)。在所述選擇信號(hào)為1時(shí)，所述選擇器112輸出偽隨機(jī)二進(jìn)制序列到所述位寬轉(zhuǎn)換接收子裝置120進(jìn)行中檢驗(yàn)；在所述選擇信號(hào)為0時(shí)，所述選擇器112輸出所述第一模塊的輸入數(shù)據(jù)。所述選擇器112的輸出端與所述第一異步輸入輸出緩存114的入棧數(shù)據(jù)端連接，所述第一入棧控制單元123與所述第一異步輸入輸出緩存114的入棧信號(hào)控制端連接。所述第一異步輸入輸出緩存114的出棧數(shù)據(jù)端與所述發(fā)送控制單元117連接。所述出?？刂茊卧c所述第一異步輸入輸出緩存114的出棧信號(hào)控制端連接。所述第一計(jì)數(shù)器116連接于所述出?？刂茊卧c所述發(fā)送控制單元117之間。所述第一異步輸入輸出緩存114的寫時(shí)鐘頻率與所述第一模塊的時(shí)鐘頻率相同，所述第一異步輸入輸出緩存114的讀時(shí)鐘頻率與所述第二模塊的時(shí)鐘頻率相同。所述位寬轉(zhuǎn)換接收子裝置120包括相互之間電性連接的偽隨機(jī)序列校驗(yàn)器121、第二出棧控制單元122、第二計(jì)時(shí)器125、接收控制單元126、第二入棧控制單元124及第二異步輸入輸出緩存123。所述接收控制單元126的輸入端與所述第二模塊的數(shù)據(jù)輸出端連接，所述接收控制單元126的輸出端與所述第二異步輸入輸出緩存123的入棧數(shù)據(jù)端連接。所述第二入棧控制單元124與所述第二異步輸入輸出緩存123的入棧信號(hào)控制端連接。所述第二計(jì)時(shí)器連接在所述第二入?？刂茊卧?24與所述接收控制單元126之間。所述第二出?？刂茊卧?22與所述第二異步輸入輸出緩存123的出棧信號(hào)控制端連接。所述第二異步輸入輸出緩存123的出棧數(shù)據(jù)輸出端與所述第一模塊的數(shù)據(jù)輸入端連接，所述第二異步輸入輸出緩存123的出棧數(shù)據(jù)輸出端還與所述偽隨機(jī)序列校驗(yàn)器121連接，所述偽隨機(jī)序列校驗(yàn)器121對(duì)所述第二異步輸入輸出緩存123的出棧數(shù)據(jù)輸出端的輸出的數(shù)據(jù)進(jìn)行校驗(yàn)。所述第二異步輸入輸出緩存123的讀時(shí)鐘頻率與所述第一模塊的時(shí)鐘頻率相同，所述第一異步輸入輸出緩存114的寫時(shí)鐘頻率與所述第二模塊的時(shí)鐘頻率相同。進(jìn)一步地，在本實(shí)施例中，所述發(fā)送控制單元117包括：第一剩余比特寄存器1172，所述第一剩余比特寄存器1172用于寄存位寬轉(zhuǎn)換過(guò)程中剩下的比特?cái)?shù)據(jù)。進(jìn)一步地，在本實(shí)施例中，所述第一出?？刂茊卧?15包括第一阻塞控制子單元1151，所述第一阻塞控制子單元1151用于阻止第一異步輸入輸出緩存114中數(shù)據(jù)的出棧操作。所述第二出棧控制單元122包括第二阻塞控制子單元，所述第二阻塞控制子單元用于阻止第二異步輸入輸出緩存123中數(shù)據(jù)的出棧操作。具體地，以下以第一模塊的數(shù)據(jù)位寬為66比特，所述第二模塊的位寬為32比特為例介紹所述位寬轉(zhuǎn)換裝置100的工作原理。在此情況下，所述位寬轉(zhuǎn)換裝置100中所述第一異步輸入輸出緩存114的寫時(shí)鐘頻率156.25MHz，所述第一異步輸入輸出緩存114的讀時(shí)鐘頻率322.265625MHz；所述第二異步輸入輸出緩存123的寫時(shí)鐘頻率322.265625MHz，所述第一異步輸入輸出緩存114的讀時(shí)鐘頻率156.25MHz。具體工作原理如下位寬轉(zhuǎn)換發(fā)送子裝置110端：位寬轉(zhuǎn)換發(fā)送子裝置110輸入的數(shù)據(jù)位寬為66比特，時(shí)鐘頻率為156.25MHz(clock66b)；位寬轉(zhuǎn)換發(fā)送子裝置110的輸出的數(shù)據(jù)位寬為32比特，時(shí)鐘頻率為322.265625MHz(clock32b)。其中，輸入的數(shù)據(jù)及輸出的數(shù)據(jù)的帶寬均為10.3125Gbps。所述選擇器112對(duì)輸入的66比特?cái)?shù)據(jù)(dataIn)和偽隨機(jī)序列發(fā)生器111產(chǎn)生的偽隨機(jī)二進(jìn)制序列(Pseudo-RandomBinarySequence，簡(jiǎn)稱PRBS)進(jìn)行選擇。選擇信號(hào)為testEn。如果testEn為1，則發(fā)送PRBS數(shù)據(jù)流，否則發(fā)送66比特?cái)?shù)據(jù)。其中偽隨機(jī)序列發(fā)生器111采用PRBS31算法，其多項(xiàng)式如公式1所示，偽隨機(jī)序列發(fā)生器111工作原理圖如圖2所示。當(dāng)testEn為1時(shí)，發(fā)送PRBS序列，給位寬轉(zhuǎn)換接收子裝置120端進(jìn)行檢驗(yàn)。1+x28+x31公式中x為輸入的數(shù)據(jù)，x28表示數(shù)據(jù)的第28位，x31表示數(shù)據(jù)的第31位，+表示異或操作。將66比特?cái)?shù)據(jù)寫入所述第一異步輸入輸出緩存114中進(jìn)行跨時(shí)鐘域操作，每個(gè)clock66b時(shí)鐘在所述第一異步輸入輸出緩存114進(jìn)棧一次。在系統(tǒng)開始運(yùn)行的時(shí)候，對(duì)第一異步輸入輸出緩存114的輸入端進(jìn)行保持操作，在等待16個(gè)clock32b時(shí)鐘周期后，此時(shí)第一異步輸入輸出緩存114中就會(huì)有8個(gè)深度的數(shù)據(jù)，啟動(dòng)第一計(jì)數(shù)器116，第一計(jì)數(shù)器116開始0到32的循環(huán)計(jì)數(shù)。同時(shí)進(jìn)行出棧操作，出?？刂茊卧倪壿嫗榈谝挥?jì)數(shù)器116為奇數(shù)時(shí)，就進(jìn)行一次出棧操作。每次在所述第一異步輸入輸出緩存114輸入66比特的數(shù)據(jù)，需要2個(gè)clock32b時(shí)鐘周期才能發(fā)送64比特的數(shù)據(jù)，同時(shí)還會(huì)剩余的2比特?cái)?shù)據(jù)存入第一剩余比特寄存器1172中。所述發(fā)送控制單元117還可以包括：第一數(shù)據(jù)選擇子單元1171，經(jīng)過(guò)32個(gè)clock32b時(shí)鐘周期，此時(shí)第一剩余比特寄存器1172中的數(shù)據(jù)達(dá)到32比特，所述第一數(shù)據(jù)選擇子單元1171在第33個(gè)clock32b時(shí)鐘周期時(shí)將第一剩余比特寄存器1172的32比特?cái)?shù)據(jù)發(fā)出，正好完成1輪66比特到32比特的數(shù)據(jù)轉(zhuǎn)換。在第一異步輸入輸出緩存114的數(shù)據(jù)出棧端，第一阻塞控制(HoldControl)子單元1151的功能是在系統(tǒng)開始運(yùn)行的時(shí)候，阻止第一異步輸入輸出緩存114的出棧操作，讓第一異步輸入輸出緩存114積累一定量的數(shù)據(jù)，以防止第一異步輸入輸出緩存114發(fā)生向下溢出(Underrun)。在本實(shí)施例中，所述第一計(jì)數(shù)器116，出?？刂菩盘?hào)(pop)，出棧數(shù)據(jù)(pop數(shù)據(jù))，第一剩余比特寄存器1172以及輸出32比特?cái)?shù)據(jù)的關(guān)系如下表1所示。表1位寬轉(zhuǎn)換接收子裝置120端：輸入的數(shù)據(jù)位寬為32比特，時(shí)鐘頻率為322.265625MHz(clock32b)；輸出的數(shù)據(jù)位寬為66比特，時(shí)鐘頻率為156.25MHz(clock66b)。在第二異步輸入輸出緩存123的入棧數(shù)據(jù)段端，啟動(dòng)第二計(jì)數(shù)器125，所述第二計(jì)數(shù)器125為0到32的循環(huán)計(jì)數(shù)。對(duì)于輸入的32比特?cái)?shù)據(jù)，在拼成66比特?cái)?shù)據(jù)后，才能進(jìn)行一次第二異步輸入輸出緩存123的出棧操作。當(dāng)前三個(gè)32比特?cái)?shù)據(jù)輸入后，拼成66比特?cái)?shù)據(jù)，進(jìn)行一次出棧操作，此時(shí)輸入的三個(gè)32比特?cái)?shù)據(jù)還剩余30比特的數(shù)據(jù)。將該存入接收控制單元126下的第二剩余比特寄存器1262。所述接收控制單元126還可以包括第二數(shù)據(jù)選擇子單元1261，此后每?jī)蓚€(gè)clock32b時(shí)鐘周期就將所述第二異步輸入輸出緩存123中的數(shù)據(jù)進(jìn)行一次出棧。直到第二數(shù)據(jù)選擇子單元1261將接收控制單元126下的第二剩余比特寄存器1262中剩余的數(shù)據(jù)發(fā)完。出棧控制單元的信號(hào)的邏輯為第二計(jì)數(shù)器125為偶數(shù)并且不為0時(shí)，進(jìn)行一次出棧操作。經(jīng)過(guò)33個(gè)clock32b時(shí)鐘周期，可以完成一輪32比特到66比特的數(shù)據(jù)轉(zhuǎn)換。在系統(tǒng)開始運(yùn)行的時(shí)候，對(duì)第二異步輸入輸出緩存123的出棧數(shù)據(jù)端進(jìn)行維持操作，在等待8個(gè)clock66b時(shí)鐘周期后，此時(shí)第二異步輸入輸出緩存123中有8個(gè)深度的數(shù)據(jù)，進(jìn)行出棧操作。出?？刂茊卧男盘?hào)的邏輯為每個(gè)clock66b時(shí)鐘周期進(jìn)行一次出棧，并將出棧得到的數(shù)據(jù)輸出。當(dāng)檢驗(yàn)信號(hào)testEn為1時(shí)，所述偽隨機(jī)序列校驗(yàn)器121對(duì)出棧得到的數(shù)據(jù)進(jìn)行PRBS檢查，如果檢查出錯(cuò)，則上報(bào)中斷信號(hào)，表明數(shù)據(jù)轉(zhuǎn)換出錯(cuò)。第二計(jì)數(shù)器125，進(jìn)?？刂菩盘?hào)(push信號(hào))，輸入數(shù)據(jù)，第二剩余比特寄存器1262以及進(jìn)棧數(shù)據(jù)(push數(shù)據(jù))的關(guān)系如表2所示：表2從表2中可以看出，經(jīng)過(guò)33個(gè)clock32b時(shí)鐘周期，可以完成一輪32比特到66比特的數(shù)據(jù)轉(zhuǎn)換。在第二異步輸入輸出緩存123的數(shù)據(jù)出棧端，第二阻塞控制(HoldControl)子單元1221的功能是在系統(tǒng)開始運(yùn)行的時(shí)候，阻止第二異步輸入輸出緩存123的出棧操作，讓第二異步輸入輸出緩存123積累一定量的數(shù)據(jù)，以防止第二異步輸入輸出緩存123發(fā)生向下溢出(Underrun)。當(dāng)?shù)诙惒捷斎胼敵鼍彺?23累計(jì)到一定量的數(shù)據(jù)后，在每個(gè)clock66b時(shí)鐘的上升沿，進(jìn)行一次出棧操作，并將出棧得到的66比特?cái)?shù)據(jù)輸出。同時(shí)根據(jù)進(jìn)棧數(shù)據(jù)進(jìn)行PRBS檢查，PRBS31檢查器的原理如圖3所示。如果PRBS檢查出錯(cuò)，模塊會(huì)輸出一根interrupt信號(hào)，表明數(shù)據(jù)轉(zhuǎn)換中出現(xiàn)錯(cuò)誤。綜上所述，本發(fā)明實(shí)施例提供的位寬轉(zhuǎn)換裝置100不僅可以實(shí)現(xiàn)不同位寬模塊之間的位寬轉(zhuǎn)換，還可以通過(guò)偽隨機(jī)序列校驗(yàn)器121對(duì)所述位寬轉(zhuǎn)換裝置100轉(zhuǎn)換的數(shù)據(jù)進(jìn)行校驗(yàn)，上述位寬轉(zhuǎn)換裝置100能夠及時(shí)發(fā)現(xiàn)位寬轉(zhuǎn)換設(shè)計(jì)中的錯(cuò)誤，并在出現(xiàn)錯(cuò)誤時(shí)發(fā)出中斷信號(hào)，給芯片的仿真、測(cè)試帶來(lái)了極大方便，提高了系統(tǒng)的可靠性。以上所述，僅為本發(fā)明的具體實(shí)施方式，但本發(fā)明的保護(hù)并不局限于此，任何熟悉本
技術(shù)領(lǐng)域：
的技術(shù)人員在本發(fā)明揭露的技術(shù)內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)之內(nèi)。因此，本發(fā)明的保護(hù)應(yīng)所述以權(quán)利要求的保護(hù)為準(zhǔn)。當(dāng)前第1頁(yè)1 2 3