1.一種設(shè)備，其包括：
存儲(chǔ)器陣列；
電壓源，其用以將電壓施加到所述存儲(chǔ)器陣列；
計(jì)時(shí)器，其用以：
在所述電壓施加到所述存儲(chǔ)器陣列之后：
確定所述電壓的所述施加與第一位單元的第一輸出之間的第一持續(xù)時(shí)間，所述第一輸出對(duì)應(yīng)于存儲(chǔ)在所述第一位單元中的第一值；以及
確定所述電壓的所述施加與第二位單元的第二輸出之間的第二持續(xù)時(shí)間，所述第二輸出對(duì)應(yīng)于存儲(chǔ)在所述第二位單元中的第二值；以及
處理器，其用以基于所述第一持續(xù)時(shí)間與所述第二持續(xù)時(shí)間的比較確定一函數(shù)，所述函數(shù)是建立包含所述存儲(chǔ)器陣列的電路的識(shí)別。
2.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述處理器經(jīng)構(gòu)造以基于所述函數(shù)產(chǎn)生識(shí)別符，所述識(shí)別符用以識(shí)別所述電路。
3.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述存儲(chǔ)器陣列為隨機(jī)存取存儲(chǔ)器陣列。
4.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述函數(shù)為物理不可克隆函數(shù)。
5.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述電壓為起始讀取操作的讀取電壓，所述讀取電壓在所述存儲(chǔ)器陣列的字線上。
6.根據(jù)權(quán)利要求5所述的設(shè)備，其中所述電壓源經(jīng)構(gòu)造以將電源電壓施加到所述存儲(chǔ)器陣列，且在施加所述讀取電壓之前減小所述電源電壓。
7.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述計(jì)時(shí)器確定所述電壓的所述施加與第三位單元的第三輸出之間的第三持續(xù)時(shí)間，所述第三輸出對(duì)應(yīng)于存儲(chǔ)在所述第三位單元中的第三值，所述函數(shù)的所述確定進(jìn)一步基于所述第一持續(xù)時(shí)間、所述第二持續(xù)時(shí)間和所述第三持續(xù)時(shí)間的比較。
8.根據(jù)權(quán)利要求1所述的設(shè)備，其進(jìn)一步包含用以將所述函數(shù)發(fā)射到數(shù)據(jù)庫(kù)的發(fā)射器。
9.一種設(shè)備，其包括：
存儲(chǔ)器陣列；
電壓源，其將電壓施加到所述存儲(chǔ)器陣列；
位單元確定器，其用以：
在將電壓施加到所述存儲(chǔ)器陣列之后：
在第一時(shí)間處測(cè)量來(lái)自所述存儲(chǔ)器陣列的位單元的第一輸出；以及
在比所述第一時(shí)間晚的第二時(shí)間處測(cè)量來(lái)自所述位單元的第二輸出；以及
處理器，其用以基于所述第一輸出與所述第二輸出之間的差確定一函數(shù)，所述函數(shù)表示包含所述存儲(chǔ)器陣列的電路的識(shí)別。
10.根據(jù)權(quán)利要求9所述的設(shè)備，其中所述處理器經(jīng)構(gòu)造以基于所述函數(shù)產(chǎn)生識(shí)別符，所述識(shí)別符用以識(shí)別所述電路。
11.根據(jù)權(quán)利要求9所述的設(shè)備，其中所述存儲(chǔ)器陣列為隨機(jī)存取存儲(chǔ)器陣列。
12.根據(jù)權(quán)利要求9所述的設(shè)備，其中所述函數(shù)為物理不可克隆函數(shù)。
13.根據(jù)權(quán)利要求9所述的設(shè)備，其中所述電壓為讀取電壓，所述讀取電壓起始讀取操作，且所述讀取電壓在所述存儲(chǔ)器陣列的字線上。
14.根據(jù)權(quán)利要求13所述的設(shè)備，其中所述電壓源經(jīng)構(gòu)造以將電源電壓施加到所述存儲(chǔ)器陣列，且在施加所述讀取電壓之前減小所述電源電壓。
15.根據(jù)權(quán)利要求9所述的設(shè)備，其中所述位單元確定器經(jīng)構(gòu)造以在比所述第二時(shí)間晚的第三時(shí)間處測(cè)量來(lái)自所述位單元的第三輸出，所述函數(shù)的所述確定進(jìn)一步基于所述第一輸出、所述第二輸出和所述第三輸出的比較。
16.根據(jù)權(quán)利要求9所述的設(shè)備，其中所述位單元確定器經(jīng)構(gòu)造以：
在所述第一時(shí)間測(cè)量來(lái)自第二位單元的第三輸出；以及
在所述第二時(shí)間處測(cè)量來(lái)自所述第二位單元的第五輸出，所述函數(shù)的所述確定進(jìn)一步基于所述第一輸出、所述第二輸出、所述第三輸出、所述第四輸出和所述第五輸出的比較。
17.根據(jù)權(quán)利要求9所述的設(shè)備，其進(jìn)一步包含用以將所述函數(shù)發(fā)射到數(shù)據(jù)庫(kù)的發(fā)射器。
18.一種設(shè)備，其包括：
存儲(chǔ)器陣列；
電壓源，其用以將第一電壓施加到所述存儲(chǔ)器陣列；
讀出放大器，其用以在所述第一電壓施加到所述存儲(chǔ)器陣列之后基于所述存儲(chǔ)器陣列的第一位單元的第一讀存取時(shí)間與所述存儲(chǔ)器陣列的第二位單元的第二讀存取時(shí)間的比較輸出第二電壓；以及
處理器，其用以基于所述輸出確定一函數(shù)，所述函數(shù)建立包含所述存儲(chǔ)器陣列的電路的識(shí)別。
19.根據(jù)權(quán)利要求18所述的設(shè)備，其中：
所述輸出為當(dāng)所述第一讀存取時(shí)間比所述第二讀存取時(shí)間快時(shí)的邏輯高電壓；以及
所述輸出為當(dāng)所述第一讀存取時(shí)間比所述第二讀存取時(shí)間慢時(shí)的邏輯低電壓。
20.根據(jù)權(quán)利要求18所述的設(shè)備，其中：
所述輸出為當(dāng)所述第一讀存取時(shí)間比所述第二讀存取時(shí)間快時(shí)的邏輯低電壓；以及
所述輸出為當(dāng)所述第一讀存取時(shí)間比所述第二讀存取時(shí)間慢時(shí)的邏輯高電壓。