本發(fā)明涉及一種數(shù)字低電平控制處理器，尤其涉及一種能靈活配置時(shí)鐘頻率的數(shù)字低電平控制處理器。
背景技術(shù)：
：隨著我國科學(xué)技術(shù)的發(fā)展和綜合國力的提升，高能量和高穩(wěn)定性的電子加速器為多學(xué)科領(lǐng)域的研究提供實(shí)驗(yàn)條件，一些醫(yī)用加速器，如質(zhì)子或重離子治療裝置也有廣泛的需求。因此高精度，高穩(wěn)定性和高集成度的低電平控制器應(yīng)運(yùn)而生。加速器高頻低電平控制技術(shù)經(jīng)歷了全模擬控制、數(shù)字加模擬控制和全數(shù)字控制三個(gè)階段。上世紀(jì)六十年代和九十年代末期的加速器高頻低電平控制為全模擬控制，核心元件為模擬反饋放大器；模擬加數(shù)字技術(shù)作為一個(gè)過渡，存在得時(shí)間相對較短，應(yīng)用也不廣泛。到本世紀(jì)，因?yàn)榇笠?guī)模集成電路技術(shù)的發(fā)展，F(xiàn)PGA(FieldProgrammableGateArray，現(xiàn)場可編程門陣列)得到了廣泛使用，使得全數(shù)字化的高頻低電平控制器成為現(xiàn)實(shí)。數(shù)字低電平控制器利用FPGA集成的邏輯門和可編程的特點(diǎn)，實(shí)現(xiàn)高頻低電平的反饋算法，同時(shí)還有足夠的資源提供更加便利的人機(jī)交互界面和系統(tǒng)診斷方式。數(shù)字化低電平控制器經(jīng)多實(shí)驗(yàn)室科學(xué)工作者的研究，現(xiàn)已成熟且廣泛應(yīng)用到高品質(zhì)，即多插入件、高流強(qiáng)、低能散、低發(fā)射度的帶電粒子加速器中，但它對高速模擬數(shù)字轉(zhuǎn)換通道數(shù)量、馬達(dá)驅(qū)動(dòng)、通訊方式等功能的特殊要求，目前在市場仍然無法找到同時(shí)集成自動(dòng)下載功能的時(shí)鐘分配、四路高速模擬數(shù)字轉(zhuǎn)換通道、兩路高速數(shù)字模擬轉(zhuǎn)換通道、具有CPCI(CompactPCI，緊湊型PCI)通訊和八路數(shù)字輸出端口的數(shù)字信號處理器；具有功能固化單一，板卡間通過同軸線纜連接結(jié)構(gòu)復(fù)雜問題，提高高頻信號幅度和相位的精度和穩(wěn)定性控制有待提高，硬件資源不夠，價(jià)格昂貴，開發(fā)維護(hù)不便等缺點(diǎn)。技術(shù)實(shí)現(xiàn)要素：針對上述現(xiàn)有技術(shù)中的不足，本發(fā)明提供一種能靈活配置時(shí)鐘頻率的數(shù)字低電平控制處理器，集成有自動(dòng)下載功能和多路扇出功能的時(shí)鐘分配單元、集成四路高速模擬數(shù)字轉(zhuǎn)換通道、集成兩路高速數(shù)字模擬轉(zhuǎn)換通道和八路數(shù)字光隔離輸出端口，具有尺寸小、穩(wěn)定可靠、經(jīng)濟(jì)和維護(hù)便利的優(yōu)點(diǎn)。為了實(shí)現(xiàn)上述目的，本發(fā)明提供一種能靈活配置時(shí)鐘頻率的數(shù)字低電平控制處理器，包括：多路高速模擬數(shù)字轉(zhuǎn)換通道；多路高速數(shù)字模擬轉(zhuǎn)換通道；多路數(shù)字輸出端口；一數(shù)字信號處理芯片，用于根據(jù)預(yù)設(shè)的一低電平反饋算法處理來自所述高速模擬數(shù)字轉(zhuǎn)換通道的第一數(shù)字信號形成第二數(shù)字信號和驅(qū)動(dòng)信號，并向所述高速數(shù)字模擬轉(zhuǎn)換通道輸出所述第二數(shù)字信號，向所述數(shù)字輸出端口輸出驅(qū)動(dòng)信號；以及一時(shí)鐘分配系統(tǒng)，所述時(shí)鐘分配系統(tǒng)包括：一時(shí)鐘分配芯片，用于根據(jù)一輸入?yún)⒖夹盘柡退鰰r(shí)鐘分配芯片的一寄存器的一配置參數(shù)向所述數(shù)字信號處理芯片發(fā)送一時(shí)鐘信號；和一CPLD芯片，用于設(shè)置所述配置參數(shù)并存儲(chǔ)所述配置參數(shù)。優(yōu)選地，所述時(shí)鐘分配系統(tǒng)還包括一扇出芯片，所述扇出芯片連接于所述時(shí)鐘分配芯片與所述數(shù)字信號處理芯片之間，用于將所述時(shí)鐘分配芯片發(fā)出的一路所述時(shí)鐘信號按同頻率扇出多路。優(yōu)選地，所述高速模擬數(shù)字轉(zhuǎn)換通道包括相連的一單端轉(zhuǎn)差分單元和一模數(shù)轉(zhuǎn)換器，所述模數(shù)轉(zhuǎn)換器與所述數(shù)字信號處理芯片通信連接。優(yōu)選地，所述單端轉(zhuǎn)差分單元采用射頻傳輸線變壓器。優(yōu)選地，所述高速模擬數(shù)字轉(zhuǎn)換通道還包括一排阻，所述排阻連接于所述模數(shù)轉(zhuǎn)換器和所述數(shù)字信號處理芯片之間。優(yōu)選地，所述高速數(shù)字模擬轉(zhuǎn)換通道包括相連的一數(shù)模轉(zhuǎn)換器和一差分轉(zhuǎn)單端單元，所述數(shù)模轉(zhuǎn)換器與所述數(shù)字信號處理芯片通信連接。優(yōu)選地，所述數(shù)字輸出端口包括一輸出匹配接口和一多通道數(shù)字邏輯光隔離芯片，所述多通道數(shù)字邏輯光隔離芯片連接于所述輸出匹配接口和所述數(shù)字信號處理芯片之間。優(yōu)選地，還包括一CPCI通訊接口，所述CPCI通訊接口連接所述數(shù)字信號處理芯片。優(yōu)選地，所述CPCI通訊接口包括相連的一PCI芯片和一PCI總線，所述數(shù)字信號處理芯片連接所述PCI芯片并通過所述PCI芯片和所述PCI總線與一上位機(jī)通信連接。優(yōu)選地，所述數(shù)字信號處理芯片采用FPGA芯片。本發(fā)明由于采用了以上技術(shù)方案，使其具有以下有益效果：數(shù)字信號處理芯片用于處理四路高速模數(shù)轉(zhuǎn)換器生成的第一數(shù)字信號，實(shí)現(xiàn)低電平的反饋算法，輸出第二數(shù)字信號和驅(qū)動(dòng)信號、實(shí)現(xiàn)CPCI通訊、以及實(shí)現(xiàn)連鎖保護(hù)等功能。四路高速模擬數(shù)字轉(zhuǎn)換通道滿足本發(fā)明對模擬數(shù)字轉(zhuǎn)換通道數(shù)量的需求。CPLD芯片用于以信號源提供的信號為參考，依據(jù)不同需求進(jìn)行時(shí)鐘分配芯片的配置，并將配置參數(shù)保存，即使板卡在掉電后，儲(chǔ)存在CPLD芯片中的參數(shù)也不會(huì)丟失，當(dāng)重新上電后，可以對時(shí)鐘分配芯片內(nèi)的寄存器進(jìn)行重新配置。排阻的作用是簡化PCB的設(shè)計(jì)、安裝，減小PCB板卡的空間，保證焊接質(zhì)量。單端轉(zhuǎn)差分單元的作用是提高電壓增益和信號傳輸質(zhì)量。多路扇出芯片是將時(shí)鐘分配芯片的一路時(shí)鐘信號按同頻率扇出多路，滿足本發(fā)明對時(shí)鐘的需求。多通道數(shù)字邏輯光隔離芯片用于提高數(shù)字信號傳輸時(shí)抗干擾的能力。附圖說明圖1為本發(fā)明實(shí)施例的能靈活配置時(shí)鐘頻率的數(shù)字低電平控制處理器的結(jié)構(gòu)示意圖；圖2為本發(fā)明實(shí)施例的高速模擬數(shù)字轉(zhuǎn)換通道的結(jié)構(gòu)示意圖；圖3為本發(fā)明實(shí)施例的高速數(shù)字模擬轉(zhuǎn)換通道的截面圖；圖4為本發(fā)明實(shí)施例的數(shù)字輸出端口的結(jié)構(gòu)示意圖；圖5為本發(fā)明實(shí)施例的時(shí)鐘分配系統(tǒng)的結(jié)構(gòu)示意圖；圖6為本發(fā)明實(shí)施例的CPCI通訊接口的結(jié)構(gòu)示意圖；圖7為本發(fā)明實(shí)施例的能靈活配置時(shí)鐘頻率的數(shù)字低電平控制處理器與一射頻前端處理器的連接結(jié)構(gòu)示意圖。具體實(shí)施方式下面根據(jù)附圖1-7，給出本發(fā)明的較佳實(shí)施例，并予以詳細(xì)描述，使能更好地理解本發(fā)明的功能、特點(diǎn)。請參閱圖1，本發(fā)明的一種能靈活配置時(shí)鐘頻率的數(shù)字低電平控制處理器，包括四路高速模擬數(shù)字轉(zhuǎn)換通道1、兩路高速數(shù)字模擬轉(zhuǎn)換通道2、八路數(shù)字輸出端口3、數(shù)字信號處理芯片4、一時(shí)鐘分配系統(tǒng)5和一CPCI通訊接口6，其中數(shù)字信號處理芯片4用于根據(jù)預(yù)設(shè)的一低電平反饋算法處理來自高速模擬數(shù)字轉(zhuǎn)換通道1的第一數(shù)字信號形成第二數(shù)字信號和驅(qū)動(dòng)信號，并向高速數(shù)字模擬轉(zhuǎn)換通道2輸出第二數(shù)字信號，向數(shù)字輸出端口3輸出驅(qū)動(dòng)信號；時(shí)鐘分配系統(tǒng)5用于向數(shù)字信號處理芯片4、高速模擬數(shù)字轉(zhuǎn)換通道1和高速數(shù)字模擬轉(zhuǎn)換通道2提供時(shí)鐘信號。數(shù)字信號處理芯片4通過CPCI通訊接口6與外部一上位機(jī)(圖中未示)通信連接。本實(shí)施例中，數(shù)字信號處理芯片4采用FPGA芯片，型號為EP2S60F1020I4，在其他實(shí)施例中也可根據(jù)需要選用其他型號的FPGA芯片。數(shù)字信號處理芯片4有719個(gè)可供使用的I/O針腳，用于處理四路高速模數(shù)轉(zhuǎn)換器生成的第一數(shù)字信號，實(shí)現(xiàn)低電平的反饋算法，輸出第二數(shù)字信號和驅(qū)動(dòng)信號、實(shí)現(xiàn)CPCI通訊、以及實(shí)現(xiàn)連鎖保護(hù)等功能。四路高速模擬數(shù)字轉(zhuǎn)換通道1滿足本發(fā)明對模擬數(shù)字轉(zhuǎn)換通道數(shù)量的需求。本發(fā)明中八路數(shù)字輸出端口3主要為外部電機(jī)提供驅(qū)動(dòng)信號，且可以同時(shí)實(shí)現(xiàn)對兩臺電機(jī)的同步控制，可用于調(diào)節(jié)外接粒子加速器高頻腔體的諧振頻率和多cell腔體的場平坦度。請參閱圖2，高速模擬數(shù)字轉(zhuǎn)換通道1包括依次相連的一單端轉(zhuǎn)差分單元11、一模數(shù)轉(zhuǎn)換器12和一排阻13，排阻13連接于模數(shù)轉(zhuǎn)換器12和數(shù)字信號處理芯片4之間。本實(shí)施例中，單端轉(zhuǎn)差分單元11采用射頻傳輸線變壓器，本實(shí)施例中，采用1:1的射頻傳輸線變壓器，其型號為ETC1-1T，在其他實(shí)施例中也可根據(jù)需要選用其他型號的射頻傳輸線變壓器。每個(gè)高速模擬數(shù)字轉(zhuǎn)換通道1的射頻信號都經(jīng)過單端轉(zhuǎn)差分單元11進(jìn)行單端轉(zhuǎn)差分處理后輸入到模數(shù)轉(zhuǎn)換器12，該模數(shù)轉(zhuǎn)換器12位數(shù)為14位，最高采樣速率為125Msps，型號為LTC2255，在其他實(shí)施例中，也可根據(jù)需要采用其他型號的模數(shù)轉(zhuǎn)換器12。經(jīng)模數(shù)轉(zhuǎn)換器12輸出的第一數(shù)字信號經(jīng)排阻13再被送入數(shù)字信號處理芯片4中做相應(yīng)的算法。排阻13的作用是簡化PCB的設(shè)計(jì)、安裝，減小PCB板卡的空間，保證焊接質(zhì)量。單端轉(zhuǎn)差分單元11的作用是提高電壓增益和信號傳輸質(zhì)量。請參閱圖3，高速數(shù)字模擬轉(zhuǎn)換通道2包括相連的一數(shù)模轉(zhuǎn)換器21和一差分轉(zhuǎn)單端單元22，差分轉(zhuǎn)單端單元22采用1：1的射頻傳輸線變壓器，型號為ETC1-1T。數(shù)模轉(zhuǎn)換器21與數(shù)字信號處理芯片4通信連接。本實(shí)施例中，第二數(shù)字信號輸出到位數(shù)為14位的雙通道轉(zhuǎn)換的數(shù)模轉(zhuǎn)換器21，經(jīng)數(shù)模轉(zhuǎn)換器21后，轉(zhuǎn)換成差分模擬信號，經(jīng)差分轉(zhuǎn)單端單元22后送出。數(shù)模轉(zhuǎn)換器21的型號為ISL5927，在其他實(shí)施例中，也可根據(jù)需要選用其他型號的數(shù)模轉(zhuǎn)換器21。請參閱圖4，數(shù)字輸出端口3包括一輸出匹配接口31和一多通道數(shù)字邏輯光隔離芯片32，多通道數(shù)字邏輯光隔離芯片32連接于輸出匹配接口31和數(shù)字信號處理芯片4之間。本實(shí)施例中，多通道數(shù)字邏輯光隔離芯片32的型號為AV02-6400，用于提高數(shù)字信號傳輸時(shí)抗干擾的能力，在其他實(shí)施例中，可根據(jù)需要選用其他型號的多通道數(shù)字邏輯光隔離芯片32。驅(qū)動(dòng)信號經(jīng)數(shù)字輸出端口3輸出，此多通道數(shù)字邏輯光隔離芯片32的輸入端和輸出端的供電獨(dú)立。請參閱圖5，時(shí)鐘分配系統(tǒng)5包括依次相連的一CPLD芯片51(復(fù)雜可編程邏輯器件芯片)、一時(shí)鐘分配芯片52和一扇出芯片53，扇出芯片53與數(shù)字信號處理芯片4通信連接。其中，時(shí)鐘分配芯片52用于根據(jù)一輸入?yún)⒖夹盘柡蜁r(shí)鐘分配芯片52的一寄存器的一配置參數(shù)向數(shù)字信號處理芯片4發(fā)送時(shí)鐘信號。CPLD芯片51，用于設(shè)置配置參數(shù)并存儲(chǔ)配置參數(shù)。本實(shí)施例中，時(shí)鐘分配芯片52采用AD9510時(shí)鐘芯片，可以接收低于1.2GHz的射頻信號，其輸出頻率值可以通過改變內(nèi)部寄存器不同的值來改變，這樣可以根據(jù)實(shí)際工作頻率的需要，設(shè)計(jì)連接于時(shí)鐘分配芯片52的各部件所需的工作頻率。在其他實(shí)施例中，可根據(jù)需要選用其他型號的時(shí)鐘分配芯片52。CPLD芯片51采用EPM3128ATC100-10芯片，以信號源提供的信號為參考，依據(jù)不同需求進(jìn)行時(shí)鐘分配芯片52的配置，并將配置參數(shù)保存，即使板卡在掉電后，儲(chǔ)存在CPLD芯片51中的參數(shù)也不會(huì)丟失，當(dāng)重新上電后，可以對時(shí)鐘分配芯片52內(nèi)的寄存器進(jìn)行重新配置。且CPLD芯片51與數(shù)字信號處理芯片4的一JTAG程序下載端口有4根數(shù)字信號線相連，如須改變時(shí)鐘分配芯片52寄存器的配置參數(shù)，可以通過JTAG程序下載端口對CPLD芯片51進(jìn)行重新配置，增加了系統(tǒng)的靈活性。在其他實(shí)施例中，可根據(jù)需要選用其他型號的CPLD芯片51。輸入?yún)⒖夹盘朇LK1經(jīng)單端轉(zhuǎn)差分后輸入時(shí)鐘分配芯片52，在時(shí)鐘分配芯片52中對寄存器進(jìn)行參數(shù)設(shè)置，得到所需的輸出時(shí)鐘；CPLD芯片51通過對時(shí)鐘分配芯片52的接口STATUS、SCLK、SDIO、SDO和CSB進(jìn)行讀寫操作，使得時(shí)鐘分配芯片52要求進(jìn)行配置。CPLD芯片51將在本發(fā)明每次上電后自動(dòng)對時(shí)鐘分配芯片52進(jìn)行配置，因CPLD芯片51主要基于EEPROM(電可擦可編程只讀存儲(chǔ)器)或FLASH儲(chǔ)存器編程，在CPLD芯片51斷電時(shí)內(nèi)部編程信息不會(huì)丟失。將時(shí)鐘分配芯片52中的寄存器參數(shù)設(shè)置保存到CPLD芯片51中，解決數(shù)字低電平控制器掉電后時(shí)鐘分配芯片52無記憶性的問題。多路扇出芯片53是將時(shí)鐘分配芯片52的一路時(shí)鐘信號按同頻率扇出多路，滿足本發(fā)明對時(shí)鐘的需求。請參閱圖6，CPCI通訊接口6包括相連的一PCI芯片61和一PCI總線62，數(shù)字信號處理芯片4連接PCI芯片61并通過PCI芯片61和PCI總線62與一上位機(jī)通信連接，實(shí)現(xiàn)與上位機(jī)的信息交互，可將數(shù)字信號處理芯片4采集和生成的數(shù)據(jù)送到上位機(jī)進(jìn)行監(jiān)測，同時(shí)，也可將上位機(jī)的控制命令送入數(shù)字信號處理芯片4，干涉控制環(huán)路的運(yùn)行過程。本實(shí)施例中，PCI芯片61的型號為PCI9054，在其他實(shí)施例中也可根據(jù)需要選用其他型號的PCI芯片61。請參閱圖1，本發(fā)明具有以下優(yōu)點(diǎn)：(1)、時(shí)鐘分配系統(tǒng)5集成了自動(dòng)下載功能和多路扇出的功能。自動(dòng)下載功能保障處理器掉電后時(shí)鐘配置不丟失。多路扇出滿足高速模擬數(shù)字轉(zhuǎn)換通道1、高速數(shù)字模擬轉(zhuǎn)換通道2和數(shù)字信號處理芯片4的時(shí)鐘要求。提高了本發(fā)明的集成度，減少了許多外部接線，增強(qiáng)數(shù)字低電平控制系統(tǒng)的硬件穩(wěn)定性。(2)、四路高速模擬數(shù)字轉(zhuǎn)換通道1和兩路高速數(shù)字模擬轉(zhuǎn)換通道2，可以更好的滿足帶電粒子加速器中高頻低電平控制的硬件要求。(3)、本發(fā)明基于CPCI通信，采用CPCI通訊接口6，提高了數(shù)據(jù)的交互速度。(4)、本發(fā)明集成八路數(shù)字輸出端口3，可以更好的滿足帶電粒子加速器中高頻低電平控制多腔模組的頻率和多cell腔模組的場平坦度。(5)、本發(fā)明在應(yīng)用時(shí)可使整個(gè)數(shù)字化低電平控制器的尺寸減小，且穩(wěn)定性可靠，經(jīng)濟(jì)實(shí)惠，維護(hù)便利。請參閱圖7，當(dāng)本發(fā)明連接于一射頻前端處理板7時(shí)，為本發(fā)明在一數(shù)字低電平控制系統(tǒng)的應(yīng)用。射頻前端處理板7主要實(shí)現(xiàn)本振信號生成、下變頻和上變頻；本發(fā)明實(shí)現(xiàn)時(shí)鐘分配、高速模擬數(shù)字轉(zhuǎn)換、高速數(shù)字模擬轉(zhuǎn)換、數(shù)字輸出、CPCI通訊和數(shù)字信號處理等功能。從信號源送出的信號(500MHz)經(jīng)功率分配器71后，其中一路作為時(shí)鐘分配芯片52的基準(zhǔn)輸入，在時(shí)鐘分配芯片52中使用除法寄存器，得到所需的數(shù)模轉(zhuǎn)換器21工作時(shí)鐘fDAC除以5，模數(shù)轉(zhuǎn)換器12工作時(shí)鐘fADC除以20和中頻信號時(shí)鐘fIF除以16，此三個(gè)時(shí)鐘關(guān)系如下：fIFfADC=54fDACfIF=165]]>這樣可以確保正交采樣。因射頻信號頻率比較高(500MHz或者更高)，直接進(jìn)行采樣是不現(xiàn)實(shí)的，需要進(jìn)行下變頻。而下變頻則為粒子加速器中高頻系統(tǒng)的被控制信號(500MHz)與本振信號經(jīng)第一混頻器72和第一濾波器73后所得。本振信號則由參考信號與時(shí)鐘分配芯片52輸出的中頻信號經(jīng)第二混頻器74和第二濾波器75后產(chǎn)生(468.75MHz)。每路射頻信號經(jīng)模數(shù)轉(zhuǎn)換器12采樣得到互為正交信號量，在數(shù)字信號處理芯片4做算法，如射頻信號的幅度和相位控制，頻率調(diào)節(jié)，多cell腔的場平坦度控制，經(jīng)由數(shù)模轉(zhuǎn)換器21、第三混頻器76和第三濾波器77上變頻后將500MHz射頻信號恢復(fù)輸出。其中在頻率調(diào)節(jié)和多cell腔的場平坦度控制時(shí)，需要對腔上的電機(jī)進(jìn)行控制，主要通過八路數(shù)字輸出端口3，經(jīng)邏輯處理后將脈沖信號、使能信號和方向信號控制的驅(qū)動(dòng)信號向電機(jī)8輸出。利用本發(fā)明在上海光源儲(chǔ)存環(huán)高頻進(jìn)行帶束測試，具有良好的控制精度和穩(wěn)定運(yùn)行可靠性能，具體數(shù)字化低電平性能參數(shù)如下。以上的，僅為本發(fā)明的較佳實(shí)施例，并非用以限定本發(fā)明的范圍，本發(fā)明的上述實(shí)施例還可以做出各種變化。即凡是依據(jù)本發(fā)明申請的權(quán)利要求書及說明書內(nèi)容所作的簡單、等效變化與修飾，皆落入本發(fā)明專利的權(quán)利要求保護(hù)范圍。當(dāng)前第1頁1 2 3