1.一種能靈活配置時(shí)鐘頻率的數(shù)字低電平控制處理器，其特征在于，包括：
多路高速模擬數(shù)字轉(zhuǎn)換通道；
多路高速數(shù)字模擬轉(zhuǎn)換通道；
多路數(shù)字輸出端口；
一數(shù)字信號(hào)處理芯片，用于根據(jù)預(yù)設(shè)的一低電平反饋算法處理來自所述高速模擬數(shù)字轉(zhuǎn)換通道的第一數(shù)字信號(hào)形成第二數(shù)字信號(hào)和驅(qū)動(dòng)信號(hào)，并向所述高速數(shù)字模擬轉(zhuǎn)換通道輸出所述第二數(shù)字信號(hào)，向所述數(shù)字輸出端口輸出驅(qū)動(dòng)信號(hào)；以及
一時(shí)鐘分配系統(tǒng)，所述時(shí)鐘分配系統(tǒng)包括：
一時(shí)鐘分配芯片，用于根據(jù)一輸入?yún)⒖夹盘?hào)和所述時(shí)鐘分配芯片的一寄存器的一配置參數(shù)向所述數(shù)字信號(hào)處理芯片發(fā)送一時(shí)鐘信號(hào)；和
一CPLD芯片，用于設(shè)置所述配置參數(shù)并存儲(chǔ)所述配置參數(shù)。
2.根據(jù)權(quán)利要求1所述的能靈活配置時(shí)鐘頻率的數(shù)字低電平控制處理器，其特征在于，所述時(shí)鐘分配系統(tǒng)還包括一扇出芯片，所述扇出芯片連接于所述時(shí)鐘分配芯片與所述數(shù)字信號(hào)處理芯片之間，用于將所述時(shí)鐘分配芯片發(fā)出的一路所述時(shí)鐘信號(hào)按同頻率扇出多路。
3.根據(jù)權(quán)利要求1所述的能靈活配置時(shí)鐘頻率的數(shù)字低電平控制處理器，其特征在于，所述高速模擬數(shù)字轉(zhuǎn)換通道包括相連的一單端轉(zhuǎn)差分單元和一模數(shù)轉(zhuǎn)換器，所述模數(shù)轉(zhuǎn)換器與所述數(shù)字信號(hào)處理芯片通信連接。
4.根據(jù)權(quán)利要求3所述的能靈活配置時(shí)鐘頻率的數(shù)字低電平控制處理器，其特征在于，所述單端轉(zhuǎn)差分單元采用射頻傳輸線變壓器。
5.根據(jù)權(quán)利要求3所述的能靈活配置時(shí)鐘頻率的數(shù)字低電平控制處理器，其特征在于，所述高速模擬數(shù)字轉(zhuǎn)換通道還包括一排阻，所述排阻連接于所述模數(shù)轉(zhuǎn)換器和所述數(shù)字信號(hào)處理芯片之間。
6.根據(jù)權(quán)利要求1所述的能靈活配置時(shí)鐘頻率的數(shù)字低電平控制處理器，其特征在于，所述高速數(shù)字模擬轉(zhuǎn)換通道包括相連的一數(shù)模轉(zhuǎn)換器和一差分轉(zhuǎn)單端單元，所述數(shù)模轉(zhuǎn)換器與所述數(shù)字信號(hào)處理芯片通信連接。
7.根據(jù)權(quán)利要求1所述的能靈活配置時(shí)鐘頻率的數(shù)字低電平控制處理器，其特征在于，所述數(shù)字輸出端口包括一輸出匹配接口和一多通道數(shù)字邏輯光隔離芯片，所述多通道數(shù)字邏輯光隔離芯片連接于所述輸出匹配接口和所述數(shù)字信號(hào)處理芯片之間。
8.根據(jù)權(quán)利要求1所述的能靈活配置時(shí)鐘頻率的數(shù)字低電平控制處理器，其特征在于，還包括一CPCI通訊接口，所述CPCI通訊接口連接所述數(shù)字信號(hào)處理芯片。
9.根據(jù)權(quán)利要求8所述的能靈活配置時(shí)鐘頻率的數(shù)字低電平控制處理器，其特征在于，所述CPCI通訊接口包括相連的一PCI芯片和一PCI總線，所述數(shù)字信號(hào)處理芯片連接所述PCI芯片并通過所述PCI芯片和所述PCI總線與一上位機(jī)通信連接。
10.根據(jù)權(quán)利要求1-9任一項(xiàng)所述的能靈活配置時(shí)鐘頻率的數(shù)字低電平控制處理器，其特征在于，所述數(shù)字信號(hào)處理芯片采用FPGA芯片。