本發(fā)明屬于數(shù)字芯片驗(yàn)證領(lǐng)域，涉及一種考慮應(yīng)用系統(tǒng)環(huán)境因素和故障信息的數(shù)字芯片功能驗(yàn)證方法及系統(tǒng)，可用于與數(shù)字芯片相關(guān)的技術(shù)領(lǐng)域。

背景技術(shù)：

在集成電路設(shè)計(jì)中，描述芯片功能與規(guī)格參數(shù)的設(shè)計(jì)規(guī)范通常被作為設(shè)計(jì)起點(diǎn)，而基于該設(shè)計(jì)規(guī)范，設(shè)計(jì)人員隨后會(huì)使用Verilog、VHDL等硬件描述語言(HDL)，在寄存器傳輸級(jí)(RTL)這一抽象等級(jí)上將設(shè)計(jì)進(jìn)行實(shí)現(xiàn)。設(shè)計(jì)結(jié)果通常會(huì)以HDL代碼的形式呈現(xiàn)出來，HDL代碼將會(huì)描述芯片如何操作數(shù)據(jù)，來使得數(shù)據(jù)能夠正確地在電路的輸入、輸出以及時(shí)鐘寄存器之間流動(dòng)。芯片設(shè)計(jì)完成后必須進(jìn)行驗(yàn)證，芯片驗(yàn)證的主要任務(wù)就是使用機(jī)器語言構(gòu)建軟件測(cè)試平臺(tái)(Testbench)來檢查HDL代碼或者門級(jí)電路網(wǎng)表是否符合所有的設(shè)計(jì)規(guī)范。

芯片驗(yàn)證在芯片設(shè)計(jì)中占據(jù)著不可忽視的作用，它已經(jīng)逐漸成為產(chǎn)品上市的瓶頸。在芯片設(shè)計(jì)階段，如果沒有進(jìn)行充分的功能驗(yàn)證，設(shè)計(jì)中所存在的漏洞就很難在后面的物理設(shè)計(jì)階段被發(fā)現(xiàn)，而只能在流片之后才會(huì)被測(cè)試出來，這就導(dǎo)致設(shè)計(jì)成本的嚴(yán)重攀升和芯片上市時(shí)間的延遲。因此，從成本和上市時(shí)間的角度來考慮，通過芯片驗(yàn)證發(fā)現(xiàn)漏洞在整個(gè)設(shè)計(jì)流程中至關(guān)重要。

芯片的設(shè)計(jì)空間中往往存在隱性漏洞，這些隱性漏洞在芯片接口接收到的信號(hào)質(zhì)量正常時(shí)不會(huì)體現(xiàn)出來。然而，隨著現(xiàn)代的電子設(shè)計(jì)和芯片制造技術(shù)的飛快發(fā)展，電子產(chǎn)品的復(fù)雜度、時(shí)鐘和總線頻率等都呈快速上升趨勢(shì)，高速系統(tǒng)的信號(hào)完整性問題日益凸顯，芯片工作時(shí)的應(yīng)用系統(tǒng)環(huán)境也愈發(fā)惡劣。芯片在其接口處實(shí)際接收到的信號(hào)常常不再是較為理想的信號(hào)，而是受到應(yīng)用系統(tǒng)環(huán)境的影響，變成了存在相對(duì)延時(shí)或脈沖等信號(hào)完整性問題的信號(hào)。這時(shí)，在接口信號(hào)質(zhì)量正常時(shí)不會(huì)被體現(xiàn)出來的隱性漏洞就會(huì)被激發(fā)，從而導(dǎo)致芯片發(fā)生故障而無法體現(xiàn)其應(yīng)有的特性，更嚴(yán)重的還會(huì)導(dǎo)致整個(gè)電路系統(tǒng)無法工作。這就要求在數(shù)字芯片的功能驗(yàn)證時(shí)就應(yīng)提早發(fā)現(xiàn)這種隱性漏洞，以造成避免進(jìn)一步的損失。

現(xiàn)有的數(shù)字芯片功能驗(yàn)證方法包括以下步驟：步驟一，針對(duì)待驗(yàn)證設(shè)計(jì)(DUV)的設(shè)計(jì)規(guī)范信息，按照其接口生成測(cè)試向量；步驟二，將步驟一生成的測(cè)試向量施加到DUV的接口上，并捕捉DUV的輸出響應(yīng)；步驟三，檢驗(yàn)DUV的輸出響應(yīng)數(shù)據(jù)的正確性，得出驗(yàn)證結(jié)論。依照現(xiàn)有的驗(yàn)證方法，在驗(yàn)證時(shí)并沒有考慮芯片工作時(shí)應(yīng)用系統(tǒng)環(huán)境以及故障信息的影響，因此施加給DUV接口的信號(hào)是理想信號(hào)，并沒有考慮芯片在復(fù)雜應(yīng)用系統(tǒng)環(huán)境下所可能遇到的信號(hào)完整性問題，從而使得芯片的驗(yàn)證準(zhǔn)確度低。這就可能會(huì)導(dǎo)致在驗(yàn)證完畢后，芯片設(shè)計(jì)中存在的隱性漏洞沒有被找出，則給芯片的測(cè)試與實(shí)際使用也帶來了隱患。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于克服上述現(xiàn)有技術(shù)的不足，提供了一種數(shù)字芯片功能驗(yàn)證方法及系統(tǒng)，用于解決現(xiàn)有技術(shù)中存在的驗(yàn)證準(zhǔn)確度低的技術(shù)問題。

為實(shí)現(xiàn)上述目的，本發(fā)明采用的技術(shù)方案如下：

一種數(shù)字芯片功能驗(yàn)證方法，包括以下步驟：

(1)應(yīng)用系統(tǒng)環(huán)境模擬模塊模擬待驗(yàn)證芯片工作時(shí)的應(yīng)用系統(tǒng)環(huán)境信息，得到量化后的應(yīng)用系統(tǒng)環(huán)境信息；

(2)故障信息模擬模塊模擬待驗(yàn)證芯片工作時(shí)可能出現(xiàn)的故障信息，得到量化后的故障信息；

(3)數(shù)字芯片功能驗(yàn)證平臺(tái)根據(jù)待驗(yàn)證設(shè)計(jì)的設(shè)計(jì)規(guī)范信息生成基礎(chǔ)測(cè)試向量；

(4)整合模塊將步驟(1)和步驟(2)中得到的經(jīng)量化的應(yīng)用系統(tǒng)環(huán)境信息以及故障信息添加給步驟(3)中得到的基礎(chǔ)測(cè)試向量，得到最終測(cè)試向量；

(5)整合模塊將步驟(4)中得到的最終測(cè)試向量輸入給待驗(yàn)證設(shè)計(jì)的輸入端，得到待驗(yàn)證設(shè)計(jì)的輸出響應(yīng)；

(6)數(shù)字芯片功能驗(yàn)證平臺(tái)獲取待驗(yàn)證設(shè)計(jì)的輸出響應(yīng)，并檢驗(yàn)該輸出響應(yīng)的正確性，得出驗(yàn)證結(jié)論。

一種數(shù)字芯片功能驗(yàn)證系統(tǒng)，包括首尾相連的數(shù)字芯片功能驗(yàn)證平臺(tái)和待驗(yàn)證設(shè)計(jì)，其中：

數(shù)字芯片功能驗(yàn)證平臺(tái)，用于根據(jù)待驗(yàn)證設(shè)計(jì)的設(shè)計(jì)規(guī)范生成基礎(chǔ)測(cè)試向量，并捕捉待驗(yàn)證設(shè)計(jì)的輸出響應(yīng)，同時(shí)檢驗(yàn)待驗(yàn)證設(shè)計(jì)輸出響應(yīng)的正確性；

待驗(yàn)證設(shè)計(jì)，用于接收整合模塊的輸出向量，得到輸出響應(yīng)；

所述數(shù)字芯片功能驗(yàn)證平臺(tái)的輸出端與待驗(yàn)證設(shè)計(jì)的輸入端之間連接有整合模塊，該整合模塊的輸入端連接有應(yīng)用系統(tǒng)環(huán)境信息模擬模塊和故障信息模擬模塊，其中，應(yīng)用系統(tǒng)環(huán)境信息模擬模塊用于模擬芯片的應(yīng)用系統(tǒng)環(huán)境，生成量化后的應(yīng)用系統(tǒng)環(huán)境信息；故障信息模擬模塊，用于模擬芯片工作時(shí)可能出現(xiàn)的故障信息，生成量化后的故障信息；整合模塊用于將數(shù)字芯片功能驗(yàn)證平臺(tái)、應(yīng)用系統(tǒng)環(huán)境模擬模塊和故障信息模擬模塊所輸出的信息進(jìn)行整合。

上述數(shù)字芯片功能驗(yàn)證系統(tǒng)，所述數(shù)字芯片應(yīng)用系統(tǒng)環(huán)境模擬模塊，包括依次相連的理想測(cè)試向量輸出接口模塊、應(yīng)用系統(tǒng)環(huán)境信息產(chǎn)生模塊、待驗(yàn)證芯片模型輸入接口模塊和閾值門限轉(zhuǎn)換模塊，其中：

理想測(cè)試向量輸出接口模塊，用于使用相應(yīng)接口模型對(duì)向待驗(yàn)證設(shè)計(jì)輸送激勵(lì)的芯片接口進(jìn)行模擬，并輸出符合該芯片輸出接口特性的模擬信號(hào)；

應(yīng)用系統(tǒng)環(huán)境信息產(chǎn)生模塊，用于對(duì)待驗(yàn)證設(shè)計(jì)的應(yīng)用系統(tǒng)環(huán)境進(jìn)行模擬，并將產(chǎn)生的系統(tǒng)環(huán)境信息添加到理想測(cè)試向量輸出接口模塊輸出的模擬信號(hào)中；

待驗(yàn)證芯片模型輸入接口模塊，用于通過接口模型對(duì)待驗(yàn)證設(shè)計(jì)的輸入接口進(jìn)行模擬，并接收應(yīng)用系統(tǒng)環(huán)境信息產(chǎn)生模塊輸出的信號(hào)，輸出符合待驗(yàn)證設(shè)計(jì)輸入接口特性的包含應(yīng)用環(huán)境信息的模擬信號(hào)；

閾值門限轉(zhuǎn)換模塊，用于根據(jù)接口的閾值門限電壓值將待驗(yàn)證芯片模型輸入接口模塊所輸出的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)。

上述數(shù)字芯片功能驗(yàn)證系統(tǒng)，所述數(shù)字芯片功能驗(yàn)證平臺(tái)，是指基于各種驗(yàn)證方法學(xué)所搭建的軟件驗(yàn)證平臺(tái)。

上述數(shù)字芯片功能驗(yàn)證系統(tǒng)，所述的待驗(yàn)證設(shè)計(jì)，是指待驗(yàn)證數(shù)字芯片的寄存器傳輸級(jí)模型、或行為級(jí)模型或綜合網(wǎng)表文件。

本發(fā)明與現(xiàn)有技術(shù)相比，具有以下優(yōu)點(diǎn)：

本發(fā)明由于在數(shù)字芯片功能驗(yàn)證時(shí)，通過對(duì)應(yīng)用系統(tǒng)環(huán)境以及故障信息的模擬，使得待驗(yàn)證設(shè)計(jì)的輸入向量除了基礎(chǔ)測(cè)試向量信息外，還包含環(huán)境信息以及故障信息，可以有效地發(fā)現(xiàn)一些芯片中存在的隱性漏洞，因而對(duì)數(shù)字芯片功能的驗(yàn)證更加全面，與現(xiàn)有技術(shù)相比，提高了數(shù)字芯片功能驗(yàn)證的準(zhǔn)確度與可信度。

附圖說明

圖1為本發(fā)明驗(yàn)證方法的實(shí)現(xiàn)流程框圖；

圖2為本發(fā)明驗(yàn)證系統(tǒng)的結(jié)構(gòu)示意圖；

圖3為本發(fā)明應(yīng)用系統(tǒng)環(huán)境信息模擬模塊的結(jié)構(gòu)示意圖。

具體實(shí)施方式

下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步具體的描述。

參照附圖1：

本發(fā)明的數(shù)字芯片功能驗(yàn)證方法通過一定的方法和軟件仿真模擬其真實(shí)的系統(tǒng)環(huán)境以及故障信息對(duì)接口接收到的理想激勵(lì)的影響，將系統(tǒng)環(huán)境信息以及故障信息所帶來的信號(hào)完整性問題整合到基礎(chǔ)測(cè)試向量中，從而以包含系統(tǒng)環(huán)境信息以及故障信息的測(cè)試向量來驗(yàn)證待驗(yàn)證設(shè)計(jì)(DUV)的時(shí)序和功能的正確性，具體步驟如下：

步驟1.應(yīng)用系統(tǒng)環(huán)境模擬模塊模擬待驗(yàn)證芯片工作時(shí)的應(yīng)用系統(tǒng)環(huán)境信息，得到量化后的應(yīng)用系統(tǒng)環(huán)境信息。

步驟1a.應(yīng)用系統(tǒng)環(huán)境模擬模塊根據(jù)應(yīng)用系統(tǒng)的板級(jí)設(shè)計(jì)文件和該應(yīng)用系統(tǒng)內(nèi)芯片設(shè)計(jì)的接口模型，利用信號(hào)完整性仿真工具模擬應(yīng)用系統(tǒng)環(huán)境對(duì)輸入信號(hào)的影響，得到待驗(yàn)證設(shè)計(jì)輸入接口處接收到的模擬信號(hào)波形。

該步驟具體做法為：首先根據(jù)使用的仿真工具準(zhǔn)備好應(yīng)用系統(tǒng)設(shè)計(jì)文件，以及應(yīng)用系統(tǒng)內(nèi)所有芯片的接口模型。本發(fā)明中使用Cadence公司的PCB SI軟件及Sigrity軟件作為信號(hào)完整性仿真工具，故應(yīng)準(zhǔn)備好brd格式的PCB版圖文件以及相應(yīng)芯片的IBIS模型。準(zhǔn)備完畢后，在仿真工具中加載芯片的IBIS模型，并設(shè)置仿真參數(shù)與觀測(cè)參數(shù)。設(shè)置完畢后即可對(duì)應(yīng)用系統(tǒng)環(huán)境進(jìn)行模擬仿真，最終將得到DUV輸入接口處的模擬信號(hào)波形及相關(guān)數(shù)據(jù)報(bào)告。其DUV可以是待驗(yàn)證芯片的寄存器傳輸級(jí)模型、行為級(jí)模型或綜合網(wǎng)表文件。

步驟1b.應(yīng)用系統(tǒng)環(huán)境模擬模塊根據(jù)待驗(yàn)證設(shè)計(jì)輸入接口的信號(hào)閾值門限電壓，利用信號(hào)轉(zhuǎn)換工具，將得到的模擬信號(hào)波形轉(zhuǎn)換為數(shù)字信號(hào)波形，并提取該數(shù)字信號(hào)波形的特征信息。

該步驟具體做法為：首先要將步驟1a中得到的模擬信號(hào)波形導(dǎo)入到Synopsys公司的Hspice軟件中去，這利用信號(hào)完整性仿真工具生成的應(yīng)用系統(tǒng)的S參數(shù)模型以及芯片接口的IBIS模型即可實(shí)現(xiàn)。在HSpice中編輯電路代碼，根據(jù)DUV輸入接口的閾值電壓值添加閾值轉(zhuǎn)換緩沖器，將模擬信號(hào)波形轉(zhuǎn)換為數(shù)字信號(hào)波形。從表現(xiàn)應(yīng)用系統(tǒng)環(huán)境信息的數(shù)字信號(hào)波形中，容易提取得到信號(hào)的相對(duì)延時(shí)、脈沖位置、脈沖寬度、脈沖數(shù)量等特征信息。

步驟2.故障信息模擬模塊模擬待驗(yàn)證芯片工作時(shí)可能出現(xiàn)的故障信息，得到量化后的故障信息。

該步驟中的故障信息指的是芯片工作時(shí)可能出現(xiàn)的一些突發(fā)環(huán)境信息，例如雷電、電離輻射、高壓等等這些信息對(duì)芯片接口接收到的理想激勵(lì)的影響。具體做法為：將模擬的故障信息信號(hào)導(dǎo)入到信號(hào)完整性仿真工具中，將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)。從該數(shù)字信號(hào)波形中提信號(hào)的相對(duì)延時(shí)、脈沖位置、脈沖寬度、脈沖數(shù)量等特征信息。

步驟3.數(shù)字芯片功能驗(yàn)證平臺(tái)根據(jù)待驗(yàn)證設(shè)計(jì)的設(shè)計(jì)規(guī)范信息生成基礎(chǔ)測(cè)試向量。

該步驟具體為：根據(jù)DUV的設(shè)計(jì)規(guī)范，采用低級(jí)的定向測(cè)試或VVM、UVM等高級(jí)驗(yàn)證方法學(xué)的方式，生成特定的或者是隨機(jī)的測(cè)試向量。

步驟4.整合模塊將步驟1和步驟2中得到的經(jīng)量化的應(yīng)用系統(tǒng)環(huán)境信息以及故障信息添加給步驟3中得到的基礎(chǔ)測(cè)試向量，得到最終測(cè)試向量。

該步驟中整合的過程可以由工程師人工完成，也可以設(shè)計(jì)程序使用測(cè)試平臺(tái)自動(dòng)完成。舉例說明，例如在理想測(cè)試向量輸出接口處得到的是理想的高電平信號(hào)，通過以上步驟的實(shí)施會(huì)得到包含經(jīng)過量化的系統(tǒng)環(huán)境信息，系統(tǒng)環(huán)境信息主要是信號(hào)的相對(duì)延時(shí)、脈沖位置、脈沖寬度、脈沖數(shù)量等特征信息。假設(shè)得到量化后的環(huán)境信息表現(xiàn)為在0時(shí)刻開始后10ns處出現(xiàn)一個(gè)3ns的短負(fù)脈沖，則在由數(shù)字芯片軟件驗(yàn)證平臺(tái)產(chǎn)生的基礎(chǔ)測(cè)試向量中的高電平信號(hào)后，將該3ns的短負(fù)脈沖整合到該基礎(chǔ)測(cè)試向量的高電平信號(hào)中。同樣，故障信息與基礎(chǔ)測(cè)試向量也以同樣的方法整合。然后將整合后的最終測(cè)試向量送往待驗(yàn)證芯片模型中進(jìn)行驗(yàn)證。

步驟5.整合模塊將步驟4中得到的最終測(cè)試向量輸入給待驗(yàn)證設(shè)計(jì)的輸入端，得到待驗(yàn)證設(shè)計(jì)的輸出響應(yīng)。

步驟6.數(shù)字芯片功能驗(yàn)證平臺(tái)獲取待驗(yàn)證設(shè)計(jì)的輸出響應(yīng)，并檢驗(yàn)該輸出響應(yīng)的正確性，得出驗(yàn)證結(jié)論。

參照附圖2：

本發(fā)明的數(shù)字芯片功能驗(yàn)證系統(tǒng)，包括首尾相連的數(shù)字芯片功能驗(yàn)證平臺(tái)和待驗(yàn)證設(shè)計(jì)，其中：

數(shù)字芯片功能驗(yàn)證平臺(tái)，用于根據(jù)待驗(yàn)證設(shè)計(jì)的設(shè)計(jì)規(guī)范生成基礎(chǔ)測(cè)試向量，并捕捉待驗(yàn)證設(shè)計(jì)的輸出響應(yīng)，同時(shí)檢驗(yàn)待驗(yàn)證設(shè)計(jì)輸出響應(yīng)的正確性。

該數(shù)字芯片軟件驗(yàn)證平臺(tái)包含傳統(tǒng)的測(cè)試平臺(tái)(Testbench)的功能，可以是包含基于各種驗(yàn)證方法學(xué)手段搭建成的軟件驗(yàn)證平臺(tái)。例如，該平臺(tái)可以用Verilog HDL或VHDL硬件描述語言編寫，產(chǎn)生定向測(cè)試向量或隨機(jī)測(cè)試向量，也可以使用System Verilog或System C等面向?qū)ο蟮母叱橄髮哟握Z言結(jié)合VVM、UVM等方法學(xué)編寫，產(chǎn)生相應(yīng)的定向測(cè)試向量或隨機(jī)測(cè)試向量。

將板級(jí)應(yīng)用系統(tǒng)設(shè)計(jì)文件和相關(guān)芯片的接口模型輸入數(shù)字芯片應(yīng)用系統(tǒng)模擬模塊，該模塊就會(huì)生成量化后的應(yīng)用系統(tǒng)環(huán)境信息，同時(shí)模擬芯片工作時(shí)可能出現(xiàn)的故障信息并對(duì)其進(jìn)行量化，然后將系統(tǒng)環(huán)境信息、故障信息以及基礎(chǔ)測(cè)試向量進(jìn)行整合，最后將整合后的最終測(cè)試向量輸入待驗(yàn)證設(shè)計(jì)(DUV)的接口。最后，數(shù)字芯片功能仿真驗(yàn)證平臺(tái)將捕捉DUV的輸出響應(yīng)并檢驗(yàn)DUV輸出響應(yīng)的正確性，輸出驗(yàn)證結(jié)果數(shù)據(jù)報(bào)告，得出驗(yàn)證結(jié)論。

待驗(yàn)證設(shè)計(jì)，是指待驗(yàn)證數(shù)字芯片的寄存器傳輸級(jí)模型、或行為級(jí)模型或綜合網(wǎng)表文件，用于接收整合模塊的輸出向量，得到輸出響應(yīng)。

數(shù)字芯片功能驗(yàn)證平臺(tái)的輸出端與待驗(yàn)證設(shè)計(jì)的輸入端之間連接有整合模塊，該整合模塊的輸入端連接有應(yīng)用系統(tǒng)環(huán)境信息模擬模塊和故障信息模擬模塊，其中，應(yīng)用系統(tǒng)環(huán)境信息模擬模塊用于模擬芯片的應(yīng)用系統(tǒng)環(huán)境，生成量化后的應(yīng)用系統(tǒng)環(huán)境信息；故障信息模擬模塊，用于模擬芯片工作時(shí)可能出現(xiàn)的故障信息，生成量化后的故障信息；整合模塊用于將數(shù)字芯片功能驗(yàn)證平臺(tái)、應(yīng)用系統(tǒng)環(huán)境模擬模塊和故障信息模擬模塊所輸出的信息進(jìn)行整合。

參照附圖3：

本發(fā)明應(yīng)用系統(tǒng)環(huán)境信息模擬模塊，包括依次相連的理想測(cè)試向量輸出接口模塊、應(yīng)用系統(tǒng)環(huán)境信息產(chǎn)生模塊、待驗(yàn)證芯片模型輸入接口模塊和閾值門限轉(zhuǎn)換模塊。

理想測(cè)試向量輸出接口模塊，使用相應(yīng)IBIS模型來模擬向DUV輸送激勵(lì)的芯片接口，并輸出符合該芯片的輸出接口特性的模擬信號(hào)；應(yīng)用系統(tǒng)環(huán)境信息產(chǎn)生模塊，用于模擬DUV的應(yīng)用系統(tǒng)環(huán)境，向測(cè)試向量輸出接口模塊輸出的模擬信號(hào)添加應(yīng)用系統(tǒng)環(huán)境信息；待驗(yàn)證芯片模型輸入接口模塊，使用相應(yīng)IBIS模型來模擬DUV的輸入接口，接收應(yīng)用系統(tǒng)環(huán)境信息產(chǎn)生模塊輸出的信號(hào)，輸出符合DUV輸入接口特性的包含應(yīng)用環(huán)境信息的模擬信號(hào)；閾值門限轉(zhuǎn)換模塊，用于根據(jù)接口的閾值門限電壓值將待驗(yàn)證芯片模型輸入接口模塊輸出的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)。