本發(fā)明涉及計(jì)算機(jī)通信技術(shù)領(lǐng)域，具體涉及一種PCIE設(shè)備的時(shí)鐘分離設(shè)計(jì)方法和系統(tǒng)，來解決當(dāng)前PCIE設(shè)備100M時(shí)鐘信號(hào)的長距離傳輸引起的信號(hào)質(zhì)量衰減及信號(hào)高頻能量傳導(dǎo)所導(dǎo)致的系統(tǒng)可靠性不足的問題，為了保證服務(wù)器系統(tǒng)的快速高效穩(wěn)定運(yùn)行，在實(shí)際服務(wù)器系統(tǒng)PCIE設(shè)備100M時(shí)鐘信號(hào)使用過程中，實(shí)現(xiàn)該信號(hào)的高可靠設(shè)計(jì)尤為重要，并成為決定服務(wù)器可靠性優(yōu)勢(shì)的關(guān)鍵要素之一。

背景技術(shù)：

當(dāng)前服務(wù)器系統(tǒng)中，PCIE總線設(shè)備支持，均普遍采用標(biāo)準(zhǔn)PCIE總線定義互聯(lián)的方式，即PCIE設(shè)備的高速信號(hào)、100M時(shí)鐘信號(hào)與主板的輸出端直接連接，PCIE設(shè)備穩(wěn)定運(yùn)行的前提是其設(shè)備端接收到的100M時(shí)鐘信號(hào)與主板的CPU端接收到的時(shí)鐘信號(hào)同步，即要求時(shí)鐘同源發(fā)出、保持同步，當(dāng)前的PCIE設(shè)備越來越呈現(xiàn)出多樣化，系統(tǒng)的配置也越來越復(fù)雜，需要PCIE設(shè)備的長距離數(shù)據(jù)傳輸，數(shù)據(jù)傳輸?shù)姆€(wěn)定性也稱為當(dāng)前系統(tǒng)穩(wěn)定運(yùn)行的因素之一。

當(dāng)前的PCIE設(shè)備使用中，依賴于PCIE標(biāo)準(zhǔn)總線的信號(hào)傳遞，在PCIE總線的長距離傳輸中，100M時(shí)鐘信號(hào)也跟隨互聯(lián)其中，即100M時(shí)鐘信號(hào)需要獨(dú)立的線路進(jìn)行傳輸，由于對(duì)信號(hào)質(zhì)量的高要求及系統(tǒng)的電磁兼容性要求，100M時(shí)鐘信號(hào)的使用對(duì)系統(tǒng)的PCIE設(shè)備穩(wěn)定可靠運(yùn)行帶來巨大的影響，當(dāng)前PCIE設(shè)備的100M時(shí)鐘信號(hào)線路的連接方法存在較大的弊端：一是在長距離的數(shù)據(jù)傳輸鏈路中，100M時(shí)鐘信號(hào)經(jīng)過長距離的線路傳輸之后，信號(hào)質(zhì)量大幅度降低，傳輸中極易受到串?dāng)_的影響，使時(shí)鐘信號(hào)產(chǎn)生變形，PCIE設(shè)備若此用此異常時(shí)鐘信號(hào)，將無法準(zhǔn)確采集數(shù)據(jù)總線，導(dǎo)致數(shù)據(jù)誤碼故障，嚴(yán)重影響系統(tǒng)的運(yùn)行；二是由于當(dāng)前的主板與PCIE設(shè)備直接連接，100M時(shí)鐘信號(hào)為保證邊沿的有效性，邊沿信號(hào)的上升與下降沿較陡，其所含較多的高頻分量，該高頻分量不斷通過電磁場(chǎng)的形式傳遞系統(tǒng)的其他鏈路或部件，導(dǎo)致系統(tǒng)整體的高速信號(hào)及供電質(zhì)量異常，進(jìn)而可能導(dǎo)致系統(tǒng)宕機(jī)，系統(tǒng)的可靠性無法保證。針對(duì)當(dāng)前PCIE設(shè)備100M時(shí)鐘信號(hào)的長距離傳輸引起的信號(hào)質(zhì)量衰減及信號(hào)高頻能量傳導(dǎo)所導(dǎo)致的系統(tǒng)可靠性不足的問題，為了保證服務(wù)器系統(tǒng)的快速高效穩(wěn)定運(yùn)行，在實(shí)際服務(wù)器系統(tǒng)PCIE設(shè)備100M時(shí)鐘信號(hào)使用過程中，實(shí)現(xiàn)該信號(hào)的高可靠設(shè)計(jì)尤為重要，并成為決定服務(wù)器可靠性優(yōu)勢(shì)的關(guān)鍵要素之一。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明要解決的技術(shù)問題是：本發(fā)明針對(duì)當(dāng)前服務(wù)器PCIE設(shè)備100M時(shí)鐘信號(hào)使用過程中遇到的上述問題，結(jié)合PCIE鏈路信號(hào)工作特征等關(guān)鍵電氣因素，提供一種PCIE設(shè)備的時(shí)鐘分離設(shè)計(jì)方法和系統(tǒng)。

主要思想要點(diǎn)為：建立PCIE時(shí)鐘分離與同步控制單元、PCIE時(shí)鐘主控輸出控制單元，借助PCIE數(shù)據(jù)總線通道，在PCIE設(shè)備端實(shí)現(xiàn)100M時(shí)鐘信號(hào)的自動(dòng)恢復(fù)與重建，實(shí)現(xiàn)數(shù)據(jù)的穩(wěn)定、準(zhǔn)確采集，實(shí)現(xiàn)PCIE設(shè)備獨(dú)立時(shí)鐘控制，保證系統(tǒng)的可靠性。

本發(fā)明所采用的技術(shù)方案為：

一種PCIE設(shè)備的時(shí)鐘分離設(shè)計(jì)方法，所述方法通過建立PCIE時(shí)鐘分離與同步控制單元、PCIE時(shí)鐘主控輸出控制單元，借助PCIE數(shù)據(jù)總線通道，確立PCIE設(shè)備端新的時(shí)鐘信號(hào)周期與相位，并實(shí)時(shí)監(jiān)測(cè)PCIE設(shè)備狀態(tài)，當(dāng)傳輸錯(cuò)誤位有效時(shí)，啟動(dòng)時(shí)鐘同步，在PCIE設(shè)備端實(shí)現(xiàn)100M時(shí)鐘信號(hào)的自動(dòng)恢復(fù)與重建。

所述方法實(shí)施步驟如下：

1）建立PCIE時(shí)鐘分離與同步控制單元，設(shè)置于PCIE設(shè)備端，主板端僅需要傳輸PCIE數(shù)據(jù)總線信號(hào)到該單元，主板端的100M時(shí)鐘信號(hào)不需傳遞至該單元；

建立時(shí)鐘建立控制握手信號(hào)，將該信號(hào)發(fā)送至主板端；

2）建立PCIE時(shí)鐘主控輸出控制單元，設(shè)置于主板端，連接接收主板的PCIE 100M時(shí)鐘信號(hào)及PCIE數(shù)據(jù)總線，并對(duì)外提供PCIE數(shù)據(jù)總線信號(hào)到PCIE設(shè)備端；并獲取主板CPU端的時(shí)鐘信號(hào)同步周期值；

3）時(shí)鐘同步PCIE時(shí)鐘分離與同步控制單元確立PCIE設(shè)備端新的時(shí)鐘信號(hào)周期與相位：

時(shí)鐘周期與相位確立后，新產(chǎn)生的PCIE設(shè)備端同步時(shí)鐘，傳輸?shù)絇CIE設(shè)備作為數(shù)據(jù)采集的基準(zhǔn)時(shí)鐘；

4)設(shè)備端的PCIE時(shí)鐘分離與同步控制單元，向主板端的PCIE時(shí)鐘主控輸出控制單元發(fā)送傳輸鏈路建立信號(hào)，PCIE數(shù)據(jù)總線由主板的CPU控制，主板CPU端進(jìn)入數(shù)據(jù)發(fā)送狀態(tài)，PCIE時(shí)鐘分離與同步控制單元根據(jù)總線的信號(hào)傳輸質(zhì)量，調(diào)整PCIE數(shù)據(jù)總線信號(hào)的均衡與加重值，將優(yōu)化后PCIE數(shù)據(jù)總線信號(hào)連接到PCIE設(shè)備，PCIE設(shè)備采用新產(chǎn)生PCIE設(shè)備端同步時(shí)鐘及優(yōu)化后的數(shù)據(jù)總線信號(hào)，接收和識(shí)別主板CPU端傳遞的信息；

5）系統(tǒng)通過PCIE信號(hào)與供電鏈路控制單元實(shí)時(shí)監(jiān)測(cè)PCIE設(shè)備狀態(tài)，當(dāng)PCIE設(shè)備出現(xiàn)通訊數(shù)據(jù)錯(cuò)誤時(shí)，啟動(dòng)時(shí)鐘同步。

所述時(shí)鐘建立控制握手信號(hào)默認(rèn)為高電平，系統(tǒng)上電初始化階段，PCIE時(shí)鐘分離與同步控制單元將時(shí)鐘建立控制握手信號(hào)置為低電平有效。

所述主板CPU端的時(shí)鐘信號(hào)同步周期值獲取過程如下：系統(tǒng)上電初始化階段，PCIE時(shí)鐘主控輸出控制單元接收PCIE設(shè)備端發(fā)出的時(shí)鐘建立控制握手有效信號(hào)后，對(duì)PCIE數(shù)據(jù)總線進(jìn)行控制，發(fā)送高低電平反復(fù)變化的“01”格式數(shù)據(jù)，時(shí)鐘同步PCIE時(shí)鐘分離與同步控制單元，采集PCIE數(shù)據(jù)總線信號(hào)的上升與下降邊沿，并計(jì)算出兩個(gè)邊沿的時(shí)間差，連續(xù)取n個(gè)時(shí)間差數(shù)據(jù)后，將數(shù)據(jù)進(jìn)行平均值計(jì)算，將該平均值作為時(shí)鐘信號(hào)的半個(gè)周期時(shí)間值，進(jìn)而獲取主板CPU端的時(shí)鐘信號(hào)同步周期值。

所述PCIE設(shè)備端新的時(shí)鐘信號(hào)周期與相位，使用獲取的主板CPU端的時(shí)鐘信號(hào)同步周期值，產(chǎn)生并作為PCIE設(shè)備端新的時(shí)鐘信號(hào)周期；

采集PCIE數(shù)據(jù)總線信號(hào)的一個(gè)上升邊沿為參考基準(zhǔn)，延時(shí)1/4 PCIE設(shè)備端新的時(shí)鐘信號(hào)周期時(shí)間，該時(shí)刻作為PCIE設(shè)備端新的時(shí)鐘信號(hào)的時(shí)間相位。

啟動(dòng)時(shí)鐘同步過程如下：將自動(dòng)向主板端的PCIE時(shí)鐘主控輸出控制單元發(fā)出時(shí)鐘同步要求，主板端的PCIE時(shí)鐘主控輸出控制單元收到指令后，發(fā)送高低電平反復(fù)變化的“01”數(shù)據(jù)格式，時(shí)鐘同步PCIE時(shí)鐘分離與同步控制單元再次進(jìn)行時(shí)鐘信號(hào)周期與相位的同步，保證主板端與設(shè)備端的時(shí)鐘同步。

所述PCIE時(shí)鐘分離與同步控制單元采用FPGA芯片ALTERA EPM570建立。

所述PCIE時(shí)鐘主控輸出控制單元采用FPGA芯片ALTERA 10M02建立。

一種PCIE設(shè)備的時(shí)鐘分離系統(tǒng)，所述系統(tǒng)包括PCIE時(shí)鐘分離與同步控制單元和PCIE時(shí)鐘主控輸出控制單元，其中：

PCIE時(shí)鐘分離與同步控制單元設(shè)置于PCIE設(shè)備端，主板端僅傳輸PCIE數(shù)據(jù)總線信號(hào)到該單元，主板端的100M時(shí)鐘信號(hào)不需傳遞至該單元；

PCIE時(shí)鐘主控輸出控制單元，設(shè)置于主板端，連接接收主板的PCIE 100M時(shí)鐘信號(hào)及PCIE數(shù)據(jù)總線，并對(duì)外提供PCIE數(shù)據(jù)總線信號(hào)到PCIE設(shè)備端。

所述PCIE時(shí)鐘分離與同步控制單元采用FPGA芯片ALTERA EPM570建立，所述PCIE時(shí)鐘主控輸出控制單元采用FPGA芯片ALTERA 10M02建立。

本發(fā)明的有益效果為：

本發(fā)明方法可以很方便的實(shí)現(xiàn)PCIE設(shè)備時(shí)鐘分離設(shè)計(jì)，不僅達(dá)到了可靠性要求，而且實(shí)現(xiàn)高效要求，實(shí)現(xiàn)服務(wù)器系統(tǒng)的可靠性、穩(wěn)定性。

附圖說明

圖1為本發(fā)明方法實(shí)施流程示意圖。

具體實(shí)施方式

下面根據(jù)說明書附圖，結(jié)合具體實(shí)施方式對(duì)本發(fā)明進(jìn)一步說明：

1、所述方法采用高速FPGA芯片ALTERA EPM570，建立PCIE時(shí)鐘分離與同步控制單元，該單元放置于PCIE設(shè)備端，主板端僅需要傳輸PCIE數(shù)據(jù)總線信號(hào)到該單元，主板端的100M時(shí)鐘信號(hào)不需傳遞至該單元。即PCIE時(shí)鐘分離與同步控制單元串接于服務(wù)器主板與PCIE設(shè)備的數(shù)據(jù)總線中間。建立時(shí)鐘建立控制握手信號(hào)，該信號(hào)默認(rèn)采用電平上拉的方式，即默認(rèn)為高電平，系統(tǒng)上電初始化階段，PCIE時(shí)鐘分離與同步控制單元將時(shí)鐘建立控制握手信號(hào)置為低有效電平，將該信號(hào)發(fā)送至主板端。

2、采用高速FPGA芯片ALTERA 10M02，建立PCIE時(shí)鐘主控輸出控制單元，該單元置于主板端，PCIE時(shí)鐘主控輸出控制單元連接接收主板的PCIE 100M時(shí)鐘信號(hào)及PCIE數(shù)據(jù)總線，PCIE時(shí)鐘主控輸出控制單元對(duì)外提供PCIE數(shù)據(jù)總線信號(hào)到PCIE設(shè)備端。系統(tǒng)上電初始化階段，PCIE時(shí)鐘主控輸出控制單元接收PCIE設(shè)備端發(fā)出的時(shí)鐘建立控制握手有效信號(hào)后，對(duì)PCIE數(shù)據(jù)總線進(jìn)行控制，發(fā)送高低電平反復(fù)變化的“01”數(shù)據(jù)格式，時(shí)鐘同步PCIE時(shí)鐘分離與同步控制單元，采集PCIE數(shù)據(jù)總線信號(hào)的上升與下降邊沿，并計(jì)算出兩個(gè)邊沿的時(shí)間差，連續(xù)取100個(gè)時(shí)間差數(shù)據(jù)后，將數(shù)據(jù)進(jìn)行平均值計(jì)算，將該平均值作為時(shí)鐘信號(hào)的半個(gè)周期時(shí)間值，進(jìn)而獲取主板CPU端的時(shí)鐘信號(hào)同步周期值。

3、時(shí)鐘同步PCIE時(shí)鐘分離與同步控制單元確立PCIE設(shè)備端新的時(shí)鐘信號(hào)周期與相位。使用獲取的主板CPU端的時(shí)鐘信號(hào)同步周期值，產(chǎn)生并作為PCIE設(shè)備端新的時(shí)鐘信號(hào)周期，存入EEPROM中暫存。時(shí)鐘同步PCIE時(shí)鐘分離與同步控制單元采集PCIE數(shù)據(jù)總線信號(hào)的一個(gè)上升邊沿為參考基準(zhǔn)，延時(shí)1/4 PCIE設(shè)備端新的時(shí)鐘信號(hào)周期時(shí)間，該時(shí)刻作為PCIE設(shè)備端新的時(shí)鐘信號(hào)的時(shí)間相位。時(shí)鐘周期與相位確立后，將兩個(gè)參數(shù)填入時(shí)鐘同步PCIE時(shí)鐘分離與同步控制單元的時(shí)鐘發(fā)生寄存器，即新產(chǎn)生的PCIE設(shè)備端同步時(shí)鐘，將給到PCIE設(shè)備作為數(shù)據(jù)采集的基準(zhǔn)時(shí)鐘。

4、設(shè)備端的PCIE時(shí)鐘分離與同步控制單元，將時(shí)鐘建立控制握手信號(hào)置為高電平，即向主板端的PCIE時(shí)鐘主控輸出控制單元發(fā)送傳輸鏈路建立信號(hào)，PCIE數(shù)據(jù)總線由主板的CPU控制，主板CPU端進(jìn)入數(shù)據(jù)發(fā)送狀態(tài)，PCIE時(shí)鐘分離與同步控制單元根據(jù)總線的信號(hào)傳輸誤碼數(shù)量，即當(dāng)誤碼累計(jì)到100個(gè)以上時(shí)，增強(qiáng)PCIE數(shù)據(jù)總線信號(hào)的均衡與加重值，將優(yōu)化后PCIE數(shù)據(jù)總線信號(hào)連接到PCIE設(shè)備，PCIE設(shè)備采用新產(chǎn)生PCIE設(shè)備端同步時(shí)鐘及優(yōu)化后的數(shù)據(jù)總線信號(hào)，接收和識(shí)別主板CPU端傳遞的信息。

5、系統(tǒng)通過PCIE信號(hào)與供電鏈路控制單元實(shí)時(shí)監(jiān)測(cè)PCIE設(shè)備狀態(tài)寄存器，當(dāng)PCIE設(shè)備出現(xiàn)通訊數(shù)據(jù)錯(cuò)誤時(shí)，即鏈路狀態(tài)寄存器的傳輸錯(cuò)誤位有效時(shí)，將自動(dòng)向主板端的PCIE時(shí)鐘主控輸出控制單元發(fā)出時(shí)鐘同步要求，將時(shí)鐘建立控制握手信號(hào)置為低有效電平，主板端的PCIE時(shí)鐘主控輸出控制單元收到指令后，發(fā)送高低電平反復(fù)變化的“01”數(shù)據(jù)格式，時(shí)鐘同步PCIE時(shí)鐘分離與同步控制單元再次進(jìn)行時(shí)鐘信號(hào)周期與相位的同步，保證主板端與設(shè)備端的時(shí)鐘同步。

實(shí)施方式僅用于說明本發(fā)明，而并非對(duì)本發(fā)明的限制，有關(guān)技術(shù)領(lǐng)域的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍的情況下，還可以做出各種變化和變型，因此所有等同的技術(shù)方案也屬于本發(fā)明的范疇，本發(fā)明的專利保護(hù)范圍應(yīng)由權(quán)利要求限定。