1.一種PCIE設(shè)備的時(shí)鐘分離設(shè)計(jì)方法，其特征在于，所述方法通過(guò)建立PCIE時(shí)鐘分離與同步控制單元、PCIE時(shí)鐘主控輸出控制單元，借助PCIE數(shù)據(jù)總線通道，確立PCIE設(shè)備端新的時(shí)鐘信號(hào)周期與相位，并實(shí)時(shí)監(jiān)測(cè)PCIE設(shè)備狀態(tài)，當(dāng)傳輸錯(cuò)誤位有效時(shí)，啟動(dòng)時(shí)鐘同步，在PCIE設(shè)備端實(shí)現(xiàn)100M時(shí)鐘信號(hào)的自動(dòng)恢復(fù)與重建。
2.根據(jù)權(quán)利要求1所述的一種PCIE設(shè)備的時(shí)鐘分離設(shè)計(jì)方法，其特征在于，所述方法實(shí)施步驟如下：
1）建立PCIE時(shí)鐘分離與同步控制單元，設(shè)置于PCIE設(shè)備端，主板端僅需要傳輸PCIE數(shù)據(jù)總線信號(hào)到該單元，主板端的100M時(shí)鐘信號(hào)不需傳遞至該單元；
建立時(shí)鐘建立控制握手信號(hào)，將該信號(hào)發(fā)送至主板端；
2）建立PCIE時(shí)鐘主控輸出控制單元，設(shè)置于主板端，連接接收主板的PCIE 100M時(shí)鐘信號(hào)及PCIE數(shù)據(jù)總線，并對(duì)外提供PCIE數(shù)據(jù)總線信號(hào)到PCIE設(shè)備端；并獲取主板CPU端的時(shí)鐘信號(hào)同步周期值；
3）時(shí)鐘同步PCIE時(shí)鐘分離與同步控制單元確立PCIE設(shè)備端新的時(shí)鐘信號(hào)周期與相位：
時(shí)鐘周期與相位確立后，新產(chǎn)生的PCIE設(shè)備端同步時(shí)鐘，傳輸?shù)絇CIE設(shè)備作為數(shù)據(jù)采集的基準(zhǔn)時(shí)鐘；
4)設(shè)備端的PCIE時(shí)鐘分離與同步控制單元，向主板端的PCIE時(shí)鐘主控輸出控制單元發(fā)送傳輸鏈路建立信號(hào)，PCIE數(shù)據(jù)總線由主板的CPU控制，主板CPU端進(jìn)入數(shù)據(jù)發(fā)送狀態(tài)，PCIE時(shí)鐘分離與同步控制單元根據(jù)總線的信號(hào)傳輸質(zhì)量，調(diào)整PCIE數(shù)據(jù)總線信號(hào)的均衡與加重值，將優(yōu)化后PCIE數(shù)據(jù)總線信號(hào)連接到PCIE設(shè)備，PCIE設(shè)備采用新產(chǎn)生PCIE設(shè)備端同步時(shí)鐘及優(yōu)化后的數(shù)據(jù)總線信號(hào)，接收和識(shí)別主板CPU端傳遞的信息；
5）系統(tǒng)通過(guò)PCIE信號(hào)與供電鏈路控制單元實(shí)時(shí)監(jiān)測(cè)PCIE設(shè)備狀態(tài)，當(dāng)PCIE設(shè)備出現(xiàn)通訊數(shù)據(jù)錯(cuò)誤時(shí)，啟動(dòng)時(shí)鐘同步。
3.根據(jù)權(quán)利要求2所述的一種PCIE設(shè)備的時(shí)鐘分離設(shè)計(jì)方法，其特征在于，所述時(shí)鐘建立控制握手信號(hào)默認(rèn)為高電平，系統(tǒng)上電初始化階段，PCIE時(shí)鐘分離與同步控制單元將時(shí)鐘建立控制握手信號(hào)置為低電平有效。
4.根據(jù)權(quán)利要求2所述的一種PCIE設(shè)備的時(shí)鐘分離設(shè)計(jì)方法，其特征在于，所述主板CPU端的時(shí)鐘信號(hào)同步周期值獲取過(guò)程如下：系統(tǒng)上電初始化階段，PCIE時(shí)鐘主控輸出控制單元接收PCIE設(shè)備端發(fā)出的時(shí)鐘建立控制握手有效信號(hào)后，對(duì)PCIE數(shù)據(jù)總線進(jìn)行控制，發(fā)送高低電平反復(fù)變化的“01”格式數(shù)據(jù)，時(shí)鐘同步PCIE時(shí)鐘分離與同步控制單元，采集PCIE數(shù)據(jù)總線信號(hào)的上升與下降邊沿，并計(jì)算出兩個(gè)邊沿的時(shí)間差，連續(xù)取n個(gè)時(shí)間差數(shù)據(jù)后，將數(shù)據(jù)進(jìn)行平均值計(jì)算，將該平均值作為時(shí)鐘信號(hào)的半個(gè)周期時(shí)間值，進(jìn)而獲取主板CPU端的時(shí)鐘信號(hào)同步周期值。
5.根據(jù)權(quán)利要求2所述的一種PCIE設(shè)備的時(shí)鐘分離設(shè)計(jì)方法，其特征在于，所述PCIE設(shè)備端新的時(shí)鐘信號(hào)周期與相位，使用獲取的主板CPU端的時(shí)鐘信號(hào)同步周期值，產(chǎn)生并作為PCIE設(shè)備端新的時(shí)鐘信號(hào)周期；
采集PCIE數(shù)據(jù)總線信號(hào)的一個(gè)上升邊沿為參考基準(zhǔn)，延時(shí)1/4 PCIE設(shè)備端新的時(shí)鐘信號(hào)周期時(shí)間，該時(shí)刻作為PCIE設(shè)備端新的時(shí)鐘信號(hào)的時(shí)間相位。
6.根據(jù)權(quán)利要求2所述的一種PCIE設(shè)備的時(shí)鐘分離設(shè)計(jì)方法，其特征在于，啟動(dòng)時(shí)鐘同步過(guò)程如下：將自動(dòng)向主板端的PCIE時(shí)鐘主控輸出控制單元發(fā)出時(shí)鐘同步要求，主板端的PCIE時(shí)鐘主控輸出控制單元收到指令后，發(fā)送高低電平反復(fù)變化的“01”數(shù)據(jù)格式，時(shí)鐘同步PCIE時(shí)鐘分離與同步控制單元再次進(jìn)行時(shí)鐘信號(hào)周期與相位的同步，保證主板端與設(shè)備端的時(shí)鐘同步。
7.根據(jù)權(quán)利要求2-6任一所述的一種PCIE設(shè)備的時(shí)鐘分離設(shè)計(jì)方法，其特征在于，所述PCIE時(shí)鐘分離與同步控制單元采用FPGA芯片ALTERA EPM570建立。
8.根據(jù)權(quán)利要求2-6所述的一種PCIE設(shè)備的時(shí)鐘分離設(shè)計(jì)方法，其特征在于，所述PCIE時(shí)鐘主控輸出控制單元采用FPGA芯片ALTERA 10M02建立。
9.一種PCIE設(shè)備的時(shí)鐘分離系統(tǒng)，其特征在于：所述系統(tǒng)包括PCIE時(shí)鐘分離與同步控制單元和PCIE時(shí)鐘主控輸出控制單元，其中：
PCIE時(shí)鐘分離與同步控制單元設(shè)置于PCIE設(shè)備端，主板端僅傳輸PCIE數(shù)據(jù)總線信號(hào)到該單元，主板端的100M時(shí)鐘信號(hào)不需傳遞至該單元；
PCIE時(shí)鐘主控輸出控制單元，設(shè)置于主板端，連接接收主板的PCIE 100M時(shí)鐘信號(hào)及PCIE數(shù)據(jù)總線，并對(duì)外提供PCIE數(shù)據(jù)總線信號(hào)到PCIE設(shè)備端。
10.根據(jù)權(quán)利要求9所述的一種PCIE設(shè)備的時(shí)鐘分離系統(tǒng)，其特征在于：所述PCIE時(shí)鐘分離與同步控制單元采用FPGA芯片ALTERA EPM570建立，所述PCIE時(shí)鐘主控輸出控制單元采用FPGA芯片ALTERA 10M02建立。