1.一種數(shù)據(jù)采集模塊，其特征在于，包括：
微處理器單元，用于根據(jù)使用需求實(shí)現(xiàn)接口控制；
現(xiàn)場(chǎng)可編程門陣列FPGA單元，與所述微處理器單元通過(guò)總線相聯(lián)，用于提供接口接收數(shù)據(jù)，并對(duì)數(shù)據(jù)進(jìn)行壓縮和篩選后，通過(guò)總線接口上傳至所述微處理器單元。
2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)采集模塊，其特征在于，
所述微處理器單元根據(jù)使用需求實(shí)現(xiàn)接口控制，包括：根據(jù)使用需求對(duì)接口類型進(jìn)行控制、關(guān)掉不用的接口、設(shè)置共用接口類型的一種或者兩種以上的組合。
3.根據(jù)權(quán)利要求1所述的數(shù)據(jù)采集模塊，其特征在于，
所述微處理器單元根據(jù)使用需求實(shí)現(xiàn)接口控制，包括對(duì)以下一種或者兩種以上接口的控制：
I2C接口、SPI接口、以太網(wǎng)、USB接口、CAN接口、PCIe接口、UART接口、SD接口、RapidIO接口。
4.根據(jù)權(quán)利要求1所述的數(shù)據(jù)采集模塊，其特征在于，
所述微處理器單元外掛內(nèi)存條DDR3L、非易失閃存NOR Flash、電可擦只讀存儲(chǔ)器EEPROM。
5.根據(jù)權(quán)利要求1所述的數(shù)據(jù)采集模塊，其特征在于，
所述FPGA單元外掛以太網(wǎng)接口PHY芯片、內(nèi)存條DDR3L、光纖網(wǎng)卡FC卡，提供總線接口PCIe、1553B接口、通用高速串行Aurora接口、通用高速串行Rapid IO接口、RS422接口以及光纖接口。
6.根據(jù)權(quán)利要求1所述的數(shù)據(jù)采集模塊，其特征在于，
所述FPGA單元包括以下子模塊中的一種或者兩種以上的任意組合：
IP核生成模塊，用于生成FPGA代碼，所述FPGA代碼實(shí)現(xiàn)按照用戶需求預(yù)設(shè)的1553B協(xié)議的功能；
發(fā)送接口控制模塊，用于實(shí)現(xiàn)基于總線協(xié)議的數(shù)據(jù)包發(fā)送；
接收接口控制模塊，用于實(shí)現(xiàn)基于總線協(xié)議的數(shù)據(jù)包接收；
完成包生成模塊，用于實(shí)現(xiàn)寄存器讀操作時(shí)的完成包構(gòu)建；
直接存儲(chǔ)器存儲(chǔ)方式DMA上行接口模塊，用于將數(shù)據(jù)寫入上位機(jī)的DMA內(nèi)存區(qū)域，并實(shí)現(xiàn)與用戶模塊的接口；
DMA下行接口模塊，用于讀取上位機(jī)DMA內(nèi)存區(qū)域的數(shù)據(jù)到FPGA；
通用高速串行接口Rapid IO子模塊，用于實(shí)現(xiàn)FPGA與外部單元之間的高速通信。
7.根據(jù)權(quán)利要求1所述的數(shù)據(jù)采集模塊，其特征在于，所述數(shù)據(jù)采集模塊還包括殼體，所述殼體內(nèi)設(shè)置有凸臺(tái)或者凹槽，所述FPGA單元以及微處理器單元與所述凸臺(tái)貼合設(shè)置；或者所述FPGA單元以及微處理器單元與所述凹槽貼合設(shè)置。
8.一種數(shù)據(jù)采集系統(tǒng)，其特征在于，包括：
數(shù)據(jù)采集模塊、全脈沖采集板、第一中頻數(shù)據(jù)采集板、第二中頻數(shù)據(jù)采集板、客戶計(jì)算機(jī)板；
所述數(shù)據(jù)采集模塊，包括：微處理器單元，用于根據(jù)使用需求實(shí)現(xiàn)接口控制；現(xiàn)場(chǎng)可編程門陣列FPGA單元，與所述微處理器單元通過(guò)總線相聯(lián)，用于提供接口接收數(shù)據(jù)，并對(duì)數(shù)據(jù)進(jìn)行壓縮和篩選后，通過(guò)總線接口上傳至所述微處理器單元；
所述全脈沖采集板，用于實(shí)現(xiàn)客戶端全脈沖數(shù)據(jù)采集，并與數(shù)據(jù)采集模塊連接；
所述第一中頻數(shù)據(jù)采集板、第二中頻數(shù)據(jù)采集板，用于實(shí)現(xiàn)客戶端中頻數(shù)據(jù)采集，分別連接數(shù)據(jù)采集模塊的FPGA單元；
所述客戶計(jì)算機(jī)板，用于實(shí)現(xiàn)數(shù)據(jù)采集系統(tǒng)的控制，通過(guò)兩路通道與數(shù)據(jù)采集模塊連接。
9.根據(jù)權(quán)利要求8所述的數(shù)據(jù)采集系統(tǒng)，其特征在于，
所述FPGA單元包括以下子模塊中的一種或者兩種以上的任意組合：
IP核生成模塊，用于生成FPGA代碼，所述FPGA代碼實(shí)現(xiàn)按照用戶需求預(yù)設(shè)的1553B協(xié)議的功能；
發(fā)送接口控制模塊，用于實(shí)現(xiàn)基于總線協(xié)議的數(shù)據(jù)包發(fā)送；
接收接口控制模塊，用于實(shí)現(xiàn)基于總線協(xié)議的數(shù)據(jù)包接收；
完成包生成模塊，用于實(shí)現(xiàn)寄存器讀操作時(shí)的完成包構(gòu)建；
直接存儲(chǔ)器存儲(chǔ)方式DMA上行接口模塊，用于將數(shù)據(jù)寫入上位機(jī)的DMA內(nèi)存區(qū)域，并實(shí)現(xiàn)與用戶模塊的接口；
DMA下行接口模塊，用于讀取上位機(jī)DMA內(nèi)存區(qū)域的數(shù)據(jù)到FPGA；
通用高速串行接口Rapid IO子模塊，用于實(shí)現(xiàn)FPGA與外部單元之間的高速通信。
10.根據(jù)權(quán)利要求8所述的數(shù)據(jù)采集系統(tǒng)，其特征在于，所述數(shù)據(jù)采集模塊還包括殼體，所述殼體內(nèi)設(shè)置有凸臺(tái)或者凹槽，所述FPGA單元以及微處理器單元與所述凸臺(tái)貼合設(shè)置；或者所述FPGA單元以及微處理器單元與所述凹槽貼合設(shè)置。