1.一種多架構(gòu)CPU能耗控制系統(tǒng)，其特征在于，包括：計(jì)算板卡組及Ufrq調(diào)節(jié)單元；計(jì)算板卡組包括：第一計(jì)算板卡，第二計(jì)算板卡，第三計(jì)算板卡和第四計(jì)算板卡；
第一計(jì)算板卡包括：第一CPU，第二CPU，第一總線(xiàn)開(kāi)關(guān)，第一選擇總線(xiàn)開(kāi)關(guān)，第一比較器；
第二計(jì)算板卡包括：第三CPU，第四CPU，第二總線(xiàn)開(kāi)關(guān)，第二選擇總線(xiàn)開(kāi)關(guān)，第二比較器；
第一總線(xiàn)開(kāi)關(guān)設(shè)有第一總線(xiàn)開(kāi)關(guān)輸入A端，第一總線(xiàn)開(kāi)關(guān)輸出B端，第一總線(xiàn)開(kāi)關(guān)電平輸入端OE；第一總線(xiàn)開(kāi)關(guān)電平輸入端OE用于根據(jù)接收的電平高低控制第一總線(xiàn)開(kāi)關(guān)的通斷；
第一比較器設(shè)有正極輸入端，負(fù)極輸入端及輸出端；
第一選擇總線(xiàn)開(kāi)關(guān)設(shè)有第一選擇總線(xiàn)開(kāi)關(guān)輸入A端，第一選擇總線(xiàn)開(kāi)關(guān)輸入S端，第一選擇總線(xiàn)開(kāi)關(guān)輸出B0端，第一選擇總線(xiàn)開(kāi)關(guān)輸出B1端；
第一CPU和第二CPU分別與第一總線(xiàn)開(kāi)關(guān)輸入A端連接，第一總線(xiàn)開(kāi)關(guān)的輸出B端與第一選擇總線(xiàn)開(kāi)關(guān)輸入A端連接，第一選擇總線(xiàn)開(kāi)關(guān)輸入S端與第一比較器的輸出端連接；
第二總線(xiàn)開(kāi)關(guān)設(shè)有第二總線(xiàn)開(kāi)關(guān)輸入A端，第二總線(xiàn)開(kāi)關(guān)輸出B端，第二總線(xiàn)開(kāi)關(guān)電平輸入端OE；第二總線(xiàn)開(kāi)關(guān)電平輸入端OE用于根據(jù)接收的電平高低控制第二總線(xiàn)開(kāi)關(guān)的通斷；
第二比較器設(shè)有正極輸入端，負(fù)極輸入端及輸出端；
第二選擇總線(xiàn)開(kāi)關(guān)設(shè)有第二選擇總線(xiàn)開(kāi)關(guān)輸入A端，第二選擇總線(xiàn)開(kāi)關(guān)輸入S端，第二選擇總線(xiàn)開(kāi)關(guān)輸出B0端，第二選擇總線(xiàn)開(kāi)關(guān)輸出B1端；
第三CPU和第四CPU分別與第二總線(xiàn)開(kāi)關(guān)輸入A端連接，第二總線(xiàn)開(kāi)關(guān)的輸出B端與第二選擇總線(xiàn)開(kāi)關(guān)輸入A端連接，第二選擇總線(xiàn)開(kāi)關(guān)輸入S端與第二比較器的輸出端連接；第一選擇總線(xiàn)開(kāi)關(guān)輸出B1端與第二選擇總線(xiàn)開(kāi)關(guān)輸出B1端連接；
第三計(jì)算板卡包括：第五CPU，第六CPU，第三總線(xiàn)開(kāi)關(guān)，第三選擇總線(xiàn)開(kāi)關(guān)，第三比較器；
第四計(jì)算板卡包括：第七CPU，第八CPU，第四總線(xiàn)開(kāi)關(guān)，第四選擇總線(xiàn)開(kāi)關(guān)，第四比較器；
第三總線(xiàn)開(kāi)關(guān)設(shè)有第三總線(xiàn)開(kāi)關(guān)輸入A端，第三總線(xiàn)開(kāi)關(guān)輸出B端，第三總線(xiàn)開(kāi)關(guān)電平輸入端OE；第三總線(xiàn)開(kāi)關(guān)電平輸入端OE用于根據(jù)接收的電平高低控制第三總線(xiàn)開(kāi)關(guān)的通斷；
第三比較器設(shè)有正極輸入端，負(fù)極輸入端及輸出端；
第三選擇總線(xiàn)開(kāi)關(guān)設(shè)有第三選擇總線(xiàn)開(kāi)關(guān)輸入A端，第三選擇總線(xiàn)開(kāi)關(guān)輸入S端，第三選擇總線(xiàn)開(kāi)關(guān)輸出B0端，第三選擇總線(xiàn)開(kāi)關(guān)輸出B1端；
第五CPU和第六CPU分別與第三總線(xiàn)開(kāi)關(guān)輸入A端連接，第三總線(xiàn)開(kāi)關(guān)的輸出B端與第三選擇總線(xiàn)開(kāi)關(guān)輸入A端連接，第三選擇總線(xiàn)開(kāi)關(guān)輸入S端與第三比較器的輸出端連接；
第四總線(xiàn)開(kāi)關(guān)設(shè)有第四總線(xiàn)開(kāi)關(guān)輸入A端，第四總線(xiàn)開(kāi)關(guān)輸出B端，第四總線(xiàn)開(kāi)關(guān)電平輸入端OE；第四總線(xiàn)開(kāi)關(guān)電平輸入端OE用于根據(jù)接收的電平高低控制第四總線(xiàn)開(kāi)關(guān)的通斷；
第四比較器設(shè)有正極輸入端，負(fù)極輸入端及輸出端；
第四選擇總線(xiàn)開(kāi)關(guān)設(shè)有第四選擇總線(xiàn)開(kāi)關(guān)輸入A端，第四選擇總線(xiàn)開(kāi)關(guān)輸入S端，第四選擇總線(xiàn)開(kāi)關(guān)輸出B0端，第四選擇總線(xiàn)開(kāi)關(guān)輸出B1端；
第七CPU和第八CPU分別與第四總線(xiàn)開(kāi)關(guān)輸入A端連接，第四總線(xiàn)開(kāi)關(guān)的輸出B端與第四選擇總線(xiàn)開(kāi)關(guān)輸入A端連接，第四選擇總線(xiàn)開(kāi)關(guān)輸入S端與第四比較器的輸出端連接；第三選擇總線(xiàn)開(kāi)關(guān)輸出B1端與第四選擇總線(xiàn)開(kāi)關(guān)輸出B1端連接；
第一選擇總線(xiàn)開(kāi)關(guān)輸出B0端，第二選擇總線(xiàn)開(kāi)關(guān)輸出B0端，第三選擇總線(xiàn)開(kāi)關(guān)輸出B0端，第四選擇總線(xiàn)開(kāi)關(guān)輸出B0端同時(shí)連接；
第一CPU，第二CPU，第三CPU，第四CPU，第五CPU，第六CPU，第七CPU，第八CPU分別設(shè)有Ufrq模塊；
Ufrq調(diào)節(jié)單元用于調(diào)節(jié)每個(gè)Ufrq模塊的輸出功率，使Ufrq模塊的輸出功率在0至45%之間波動(dòng)。
2.根據(jù)權(quán)利要求1所述的多架構(gòu)CPU能耗控制系統(tǒng)，其特征在于，
第一CPU的TSC端和第二CPU的TSC端分別與第一總線(xiàn)開(kāi)關(guān)輸入A端連接；
第三CPU的TSC端和第四CPU的TSC端分別與第二總線(xiàn)開(kāi)關(guān)輸入A端連接；
第五CPU的TSC端和第六CPU的TSC端分別與第三總線(xiàn)開(kāi)關(guān)輸入A端連接；
第七CPU的TSC端和第八CPU的TSC端分別與第四總線(xiàn)開(kāi)關(guān)輸入A端連接。
3.根據(jù)權(quán)利要求1所述的多架構(gòu)CPU能耗控制系統(tǒng)，其特征在于，
還包括：BIOS模塊；
BIOS模塊設(shè)有Ufrq調(diào)節(jié)模塊；
Ufrq調(diào)節(jié)模塊用于調(diào)節(jié)Ufrq調(diào)節(jié)單元的輸出功率上下限。
4.根據(jù)權(quán)利要求1所述的多架構(gòu)CPU能耗控制系統(tǒng)，其特征在于，
還包括：背板；
第一選擇總線(xiàn)開(kāi)關(guān)輸出B0端，第二選擇總線(xiàn)開(kāi)關(guān)輸出B0端，第三選擇總線(xiàn)開(kāi)關(guān)輸出B0端，第四選擇總線(xiàn)開(kāi)關(guān)輸出B0端通過(guò)設(shè)置在背板上的導(dǎo)線(xiàn)同時(shí)連接；
第一選擇總線(xiàn)開(kāi)關(guān)輸出B1端與第二選擇總線(xiàn)開(kāi)關(guān)輸出B1端通過(guò)設(shè)置在背板上的導(dǎo)線(xiàn)連接；
第三選擇總線(xiàn)開(kāi)關(guān)輸出B1端與第四選擇總線(xiàn)開(kāi)關(guān)輸出B1端通過(guò)設(shè)置在背板上的導(dǎo)線(xiàn)連接。
5.根據(jù)權(quán)利要求2所述的多架構(gòu)CPU能耗控制系統(tǒng)，其特征在于，
Ufrq調(diào)節(jié)單元用于當(dāng)系統(tǒng)在滿(mǎn)載運(yùn)行時(shí)，Ufrq調(diào)節(jié)單元調(diào)節(jié)每個(gè)Ufrq模塊的輸出功率為Ufrq模塊額定功率的45%，第一計(jì)算板卡，第二計(jì)算板卡，第三計(jì)算板卡和第四計(jì)算板卡采用單分區(qū)模式，第一CPU的TSC端，第二CPU的TSC端，第三CPU的TSC端，第四CPU的TSC端，第五CPU的TSC端，第六CPU的TSC端，第七CPU的TSC端，第八CPU的TSC端同時(shí)連接。