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一種基于FPGA的BISS?C協(xié)議通用控制器的制作方法

文檔序號:11988519閱讀:1487來源:國知局
一種基于FPGA的BISS?C協(xié)議通用控制器的制作方法與工藝

本實用新型涉及支持BISS-C協(xié)議的控制器領域。



背景技術:

長期以來,編碼器制造商靠模擬信號或簡單數(shù)字增量信號接口傳送位置信息。隨著時間的流逝和編碼器技術的發(fā)展,帶新處理方法和高集成度,讓編碼器生成高分辨率位置數(shù)據(jù),而且增加了先進的功能例如命令,寄存器通信等等。因此需要實現(xiàn)一個新的接口,帶能適合此高端設備的特性。SSI是一個過時的工業(yè)標準,無法滿足制造商的速度和功能要求。少數(shù)制造商推出了自己的協(xié)議,但是封閉性很強,不同牌子產(chǎn)品存在不兼容性。2002年iC-Haus推出BiSS開放接口。BiSS目的是提供給傳感器和執(zhí)行器的雙向快速通信標準,而且保留與SSI(Synchronous Serial Interface)標準接口硬件兼容。在超過10年的時間里BiSS使用不斷的發(fā)展,目前超過300家授權設備制造商,包括工業(yè)領先如巴魯夫(Balluff),堡盟(Baumer),丹納赫(Danaher Motion),庫伯勒(Kübler),亨士樂(Hengstler),倍加福(Pepperl+Fuchs),雷尼紹(Renishaw),施耐德電氣(Schneider Electric),安川電機(Yaskawa),禹衡光學(Yuheng Optics)和其它在使用BiSS接口。

BiSS接口是專用實時傳感器和執(zhí)行器接口,具有開放(Open source)、連接簡易、帶寬高、應用靈活(可采用單向總線和雙向總線)、支持線延遲補償和最遠100m的距離傳輸、支持安全功能、組網(wǎng)功能、支持電子設備描述。目前BISS-C控制器主要有三種實現(xiàn)方案:1.基于專用集成電路芯片的實現(xiàn)方案,iC-Haus提供了iC-MB3和iC-MB4集成電路,包含所有BiSS協(xié)議功能此芯片通過單片機的串行或并行接口控制;TI等半導體公司也將BISS控制器集成到其DSP或單片機芯片中。2.基于FPGA的實現(xiàn)方案,iC-Haus還提供VHDL IP核,包含BiSS協(xié)議功能,可簡單集成在制造商的FPGA或CPLD硬件中。國內(nèi)外也有很多工程師基于FPGA實現(xiàn)了簡單的BICC控制器。3.基于單片機GPIO的實現(xiàn),通過軟件的方式來實現(xiàn)BISS協(xié)議。

但是,現(xiàn)有的控制器實現(xiàn)方案普遍存在集成度不高的問題。例如,iC-MB3僅僅支持3個從設備;而iC-MB4僅僅支持8個從設備。iC-Haus提供的IP核與這兩款芯片支持從設備的能力相當。而基于單片機GPIO的方案如果要支持大量的從設備,則需要付出更加昂貴的成本。在一些特殊的場合(例如控制幾十條機械手臂的控制器,多個通道PLC等),這些BISS-C總線控制器已經(jīng)不能滿足擴展大量從節(jié)點的要求?,F(xiàn)有的控制器之所以只支持少量的從節(jié)點,是由于早期市場上BISS-C設備不多,對支持大量從節(jié)點的控制器需求不明顯。然而,由于BISS-C協(xié)議的突出技術優(yōu)勢,吸引了越來越多的廠商支持BISS-C協(xié)議,越來越多的設備支持BISS-C協(xié)議,因此,支持大量從設備的BISS-C控制器將會有更大的需求。



技術實現(xiàn)要素:

本實用新型要解決現(xiàn)有BISS-C控制器支持的從設備數(shù)量有限的問題。為達到此目的,設計了一個基于FPGA的BISS-C控制器,能夠最多支持128個從設備。另外,還提出了一種鑒別正確的通道參數(shù)ROM的方法,確保作為主設備的BISS-C控制器與從設備連接的安全性。

本實用新型提出的BISS-C協(xié)議接口控制器,包括:幀收發(fā)器,寄存器堆,存儲控制器、單周期執(zhí)行器數(shù)據(jù)的先入先出隊列SCDA_FIFO存儲器,單周期傳感器數(shù)據(jù)先入先出隊列SCDS_FIFO存儲器,存儲控制器,

其中,寄存器堆具有供外部訪問的寄存器訪問接口,所述寄存器堆與所述幀收發(fā)器、存儲控制器連接,存放所述幀收發(fā)器、存儲控制器的狀態(tài)和控制信息;

所述存儲控制器包括與外部通道信息只讀存儲器NDT_ROM接口、單周期執(zhí)行數(shù)據(jù)隨機存儲器SCDA_RAM接口、單周期傳感器數(shù)據(jù)隨機存儲器SCDS_RAM接口,分別與外部通道信息只讀存儲器NDT_ROM、單周期執(zhí)行器數(shù)據(jù)隨機存儲器SCDA_RAM和單周期傳感器數(shù)據(jù)隨機存儲器SCDS_RAM連接,其中,所述NDT_ROM存放多個從設備的多個通道描述信息,所述SCDA_RAM存放用于存放所有通道在下一幀將要傳輸?shù)膱?zhí)行器數(shù)據(jù),所述SCDS_RAM存放所有通道在一幀傳輸結束時采集的傳感數(shù)據(jù);

所述存儲控制器與所述SCDA_FIFO存儲器連接,所述SCDA_FIFO存儲器與所述幀收發(fā)器連接,所述存儲控制器將從SCDA_RAM接口獲取的執(zhí)行器數(shù)據(jù)通過所述SCDA_FIFO存儲器傳送給幀收發(fā)器,所述幀收發(fā)器通過所述SCDS_FIFO存儲器將接收的傳感數(shù)據(jù)傳送給存儲控制器,并由存儲控制器通過SCDS_RAM接口傳送給所述SCDS_RAM。

優(yōu)選的,所述協(xié)議接口控制器用FPGA實現(xiàn)。

優(yōu)選的,所述幀收發(fā)器還包括:線延遲補償單元、幀發(fā)送單元和幀接收單元。

優(yōu)選的,所述存儲控制器還包括:通道參數(shù)解析單元、通道參數(shù)先入先出存儲器、發(fā)送數(shù)據(jù)流單元和接收數(shù)據(jù)流單元。

優(yōu)選的,還包括安全指示燈和一安全檢測使能引腳,當需要檢測所述NDT_ROM中數(shù)據(jù)的安全性時,將安全檢測使能引腳接高電平,使得所述協(xié)議接口控制器進入安全檢測模式,具體還包括下述步驟:

(1)通道參數(shù)解析單元讀取NDT_ROM中指定位置存放的安全參數(shù);

(2)如果該安全參數(shù)不存在,退出讀取NDT_ROM的工作狀態(tài),并通過安全指示燈發(fā)出報警信號,提示該NDT_ROM不是安全的存儲器;

(3)如果成功讀取該安全參數(shù),通過安全指示燈閃爍,閃爍的頻率與安全參數(shù)相等;判斷燈閃爍頻率是否符合用戶定義的頻率;如果符合,將安全檢測使能引腳接入低電平,停止安全指示燈的閃爍,不再讀取安全參數(shù),退出安全檢測模式,繼續(xù)讀取NDT_ROM中的其他數(shù)據(jù);如果不符合,安全檢測使能引腳繼續(xù)接入高電平,保持安全檢測模式,重復步驟(1)-(3),繼續(xù)讀取安全參數(shù)和檢測功能。利用安全檢測模式,可以幫助用戶鑒別NDT_ROM中的通道參數(shù)是否與作為主設備的協(xié)議控制器和與作為從設備的傳感器相匹配。

優(yōu)選的,所述NDT_ROM為外接的ROM存儲器,所述外接的ROM存儲器存儲多個從設備的多個通道描述信息,每個通道描述信息占用8個字節(jié),包括通道數(shù)據(jù)負載長度,CRC多項式、CRC初值、執(zhí)行器數(shù)據(jù)在所述SCDA_RAM中的首地址,傳感器數(shù)據(jù)在所述SCDA_RAM的首地址。

優(yōu)選的,所述多個通道最大為128個通道。

優(yōu)選的,所述NDT_ROM接口、SCDA_RAM接口和SCDS_RAM接口均集成在所述接口控制器中,且以FPGA實現(xiàn)。

優(yōu)選的,所述寄存器堆由一組寄存器組成,每個寄存器存儲8bit信息,所述每個寄存器用于精細控制整個控制器的工作模式或者反映所述接口控制器的內(nèi)部工作狀態(tài)。

優(yōu)選的,所述SCDA_FIFO存儲器的數(shù)據(jù)位數(shù)為1bit,深度可達32,用于存儲待發(fā)送的數(shù)據(jù)位流;所述SCDS_FIFO存儲器的數(shù)據(jù)位數(shù)為1bit,深度可達32,用于存儲接收到的傳感器數(shù)據(jù)碼流。

優(yōu)選的,所述存儲控制器在每幀開始后開始工作,直到一幀傳輸完成,所述通道參數(shù)解析單元負責從所述NDT_ROM順序讀取每個通道的信息,存儲到所述通道參數(shù)先入先出存儲器中,所述信息用于指導發(fā)送數(shù)據(jù)流單元從所述SCDA_RAM讀取通道的執(zhí)行器數(shù)據(jù),并計算生成CRC壓入所述SCDA_FIFO存儲器,所述接收數(shù)據(jù)流單元從通道參數(shù)先入先出存儲器讀取一個通道的參數(shù)信息,并從所述SCDS_FIFO存儲器接收該通道的傳感器數(shù)據(jù),進行CRC校驗并存儲到所述SCDS_RAM中。

優(yōu)選的,所述幀收發(fā)器可工作在點對點模式或總線模式,所述幀收發(fā)器包括下述外部接口:主器件數(shù)據(jù)輸出接口BISS_MO,主器件時鐘輸出接口BISS_MA,從器件數(shù)據(jù)輸入接口BISS_SL。

優(yōu)選的,當處于所述點對點模式下,所述BISS_MO始終驅(qū)動輸出0電平。

優(yōu)選的,當處于所述總線模式下,執(zhí)行器數(shù)據(jù)從BISS_MO輸出給從設備。

優(yōu)選的,在所述點對點模式或者總線模式下,所述BISS_MA都作為總線時鐘信號,所述BISS_SL都作為傳感器數(shù)據(jù)輸入信號。

優(yōu)選的,所述線延遲補償模塊用于檢測線傳輸延遲,補償FPGA時序,并對所述BISS_SL信號進行同步和采樣對齊處理,確保內(nèi)部采樣到的所述BISS_SL信號沒有亞穩(wěn)態(tài)和跳變沿附近采樣到的錯誤值。

優(yōu)選的,所述幀發(fā)送單元負責發(fā)送執(zhí)行器數(shù)據(jù),所述幀接收單元負責產(chǎn)生總線時鐘和接收傳感數(shù)據(jù)。

優(yōu)選的,所述協(xié)議接口控制器以IP核的形式實現(xiàn),通過寄存器訪問接口配置支持的通道數(shù)量、幀周期、總線時鐘周期信息。

【附圖說明】

此處所說明的附圖是用來提供對本實用新型的進一步理解,構成本實用新型的一部分,但并不構成對本實用新型的不當限定,在附圖中:

圖1是用本實用新型提出的BISS-C協(xié)議接口控制器的系統(tǒng)結構圖;

圖2是本實用新型的一個點到點連接模式;

圖3是本實用新型的一個總線連接模式。

【具體實施方式】

下面將結合附圖以及具體實施例來詳細說明本實用新型,其中的示意性實施例以及說明僅用來解釋本實用新型,但并不作為對本實用新型的不當限定。

本實用新型控制器整體設計結構緊湊,功能強大,應用靈活??梢苑奖愕募傻絰linx、Altera、Lattice等主流的FPGA器件中,既可以直接集成到verilog電路中,也可以進一步封裝成處理器的外設IP核使用。以Lattice FPGA(型號為:LCMXO2-1200HC-4TG100C)實現(xiàn)的本實用新型的BISS-C協(xié)議控制器,其中,F(xiàn)PGA的寄存器資源的占有率為28%,SLICE資源的使用率為58%,LUT4資源的使用率為57%,滿足設計要求。

參見圖1,是本實用新型的系統(tǒng)架構圖,包括幀收發(fā)器,寄存器堆,存儲控制器、單周期執(zhí)行器數(shù)據(jù)的先入先出隊列SCDA_FIFO存儲器,單周期傳感器數(shù)據(jù)先入先出隊列SCDS_FIFO存儲器,存儲控制器,其中,寄存器堆具有供外部訪問的寄存器訪問接口,所述寄存器堆與所述幀收發(fā)器、存儲控制器連接,存放所述幀收發(fā)器、存儲控制器的狀態(tài)和控制信息;所述存儲控制器包括與外部通道信息只讀存儲器NDT_ROM接口、單周期執(zhí)行數(shù)據(jù)隨機存儲器SCDA_RAM接口、單周期傳感器數(shù)據(jù)隨機存儲器SCDS_RAM接口,分別與外部通道信息只讀存儲器NDT_ROM、單周期執(zhí)行器數(shù)據(jù)隨機存儲器SCDA_RAM和單周期傳感器數(shù)據(jù)隨機存儲器SCDS_RAM連接,其中,所述NDT_ROM存放多個從設備的多個通道描述信息,所述SCDA_RAM存放用于存放所有通道在下一幀將要傳輸?shù)膱?zhí)行器數(shù)據(jù),所述SCDS_RAM存放所有通道在一幀傳輸結束時采集的傳感器數(shù)據(jù);所述存儲控制器與所述SCDA_FIFO存儲器連接,所述SCDA_FIFO存儲器與所述幀收發(fā)器連接,所述存儲控制器將從SCDA_RAM接口獲取的執(zhí)行器數(shù)據(jù)通過所述SCDA_FIFO存儲器傳送給幀收發(fā)器,所述幀收發(fā)器通過所述SCDS_FIFO存儲器將接收的傳感器數(shù)據(jù)傳送給存儲控制器,并由存儲控制器通過SCDS_RAM接口傳送給所述SCDS_RAM。

其所述幀收發(fā)器包括:線延遲補償單元、幀發(fā)送單元和幀接收單元。所述存儲控制器包括:通道參數(shù)解析單元、通道參數(shù)先入先出存儲器、發(fā)送數(shù)據(jù)流單元和接收數(shù)據(jù)流單元。

所述NDT_ROM可外接一個ROM存儲器,外接ROM存儲器可以存儲多個從設備的多個通道描述信息,每個通道描述信息占用8個字節(jié),包括通道數(shù)據(jù)負載長度,CRC多項式、CRC初值、執(zhí)行器數(shù)據(jù)在所述SCDA_RAM中的首地址,傳感器數(shù)據(jù)在所述SCDA_RAM的首地址。通道數(shù)量可由用戶設置,最大為128個。

在實際應用中,常常需要更換不同的從設備,因而需要配置不同的通道參數(shù),這些通道參數(shù)均預先保存在NDT_ROM中,但隨著從設備越來越多,適應不同從設備的NDT_ROM的版本也越來越多,這就會出現(xiàn)不好判斷哪個NDT_ROM版本是所需要的。雖然可以通過在存儲器的表面貼上標簽的方式來區(qū)分,但往往會由于標簽丟失,或者沒有及時更新標簽,使得標簽的信息與NDT_ROM中的信息不匹配,仍會出現(xiàn)選擇錯誤的NDT_ROM版本的情況發(fā)生。為解決上述技術問題,以本實用新型還增加了協(xié)議控制器的安全檢測模式的功能,通過對NDT_ROM中安全參數(shù)檢測和顯示來幫助用戶識別所需的NDT_ROM。在所述的BISS-C協(xié)議接口控制器上設置一個安全指示燈和一安全檢測使能引腳,當需要檢測所述NDT_ROM中數(shù)據(jù)的安全性時,可將安全檢測使能引腳接高電平,使得BISS-C協(xié)議接口控制器進入安全檢測模式,具體包括下述步驟:

(1)通道參數(shù)解析單元讀取NDT_ROM中指定位置存放的安全參數(shù);

(2)如果該安全參數(shù)不存在,退出讀取NDT_ROM的工作狀態(tài),并通過安全指示燈發(fā)出報警信號,提示該NDT_ROM不是安全的存儲器;

(3)如果成功讀取該安全參數(shù),通過安全指示燈閃爍,閃爍的頻率與安全參數(shù)相等;判斷燈閃爍頻率是否符合用戶定義的頻率;如果符合,將安全檢測使能引腳接入低電平,退出安全檢測模式,不再讀取安全參數(shù),而繼續(xù)讀取NDT_ROM中的其他數(shù)據(jù);如果不符合,安全檢測使能引腳繼續(xù)接入高電平,保持安全檢測模式,重復步驟(1)-(3),繼續(xù)讀取安全參數(shù)和執(zhí)行檢測功能。

所述寄存器堆由一組寄存器組成,每個寄存器存儲8bit信息,所述每個寄存器用于精細控制整個控制器的工作模式或者反映所述接口控制器的內(nèi)部工作狀態(tài)。將BISS-C協(xié)議接口控制器接入到計算機系統(tǒng)中時,通過設置和讀取寄存器中的數(shù)值,能夠控制接口控制器的工作模式,和了解接口控制器的狀態(tài)。

所述SCDA_FIFO存儲器的數(shù)據(jù)位數(shù)為1bit,深度可達32,用于存儲待發(fā)送的數(shù)據(jù)位流;所述SCDS_FIFO存儲器的數(shù)據(jù)位數(shù)為1bit,深度可達32,用于存儲接收到的傳感器數(shù)據(jù)碼流。該存儲器采用先入先出的1bit的緩沖方式,可確保數(shù)據(jù)的輸入/輸出不會出現(xiàn)擁塞。

存儲控制器在每幀開始后開始工作,直到一幀傳輸完成,通道參數(shù)解析單元負責從所述NDT_ROM順序讀取每個通道的信息,存儲到所述通道參數(shù)先入先出存儲器中,通道信息用于指導發(fā)送數(shù)據(jù)流單元從所述SCDA_RAM讀取通道的執(zhí)行器數(shù)據(jù),并計算生成循環(huán)冗余校驗碼CRC壓入所述SCDA_FIFO存儲器,所述接收數(shù)據(jù)流單元從通道參數(shù)先入先出存儲器讀取一個通道的參數(shù)信息,并從所述SCDS_FIFO存儲器接收該通道的傳感器數(shù)據(jù),進行CRC校驗并存儲到所述SCDS_RAM中。

所述幀收發(fā)器包括主器件數(shù)據(jù)輸出接口BISS_MO,主器件時鐘輸出接口BISS_MA,從器件數(shù)據(jù)輸入接口BISS_SL,可工作在點對點模式或總線模式,其中,所述BISS_MA都作為總線時鐘信號,所述BISS_SL都作為傳感器數(shù)據(jù)輸入信號。點對點模式下,BISS_MO始終驅(qū)動輸出0電平,所述總線模式下,執(zhí)行器數(shù)據(jù)從BISS_MO輸出給從設備。

所述線延遲補償模塊用于檢測線傳輸延遲,補償FPGA時序,并對所述BISS_SL信號進行同步和采樣對齊處理,確保內(nèi)部采樣到的所述BISS_SL信號沒有亞穩(wěn)態(tài)和跳變沿附近采樣到的錯誤值。

所述幀發(fā)送單元負責發(fā)送執(zhí)行器數(shù)據(jù),所述幀接收單元負責產(chǎn)生總線時鐘和接收傳感數(shù)據(jù)。

所述協(xié)議接口控制器也可以IP核的形式實現(xiàn),通過寄存器訪問接口配置支持的通道數(shù)量、幀周期、總線時鐘周期信息。

所述協(xié)議接口控制器能夠完成BISS-C協(xié)議的單幀數(shù)據(jù)傳輸,也可配合微控制器或其他可編程邏輯實現(xiàn)多幀協(xié)議,支持點對點傳輸功能,支持總線組網(wǎng)傳輸功能,支持傳感器數(shù)據(jù)和執(zhí)行器數(shù)據(jù)的同幀傳輸,支持線延遲補償,支持傳感數(shù)據(jù)的CRC校驗和執(zhí)行數(shù)據(jù)的CRC生成,支持可配置的幀周期和,支持可配置的網(wǎng)絡結構,支持可配置的BISS時鐘周期,支持可配置的等待時間參數(shù)。寄存器訪問接口用于控制內(nèi)部的工作模式和訪問內(nèi)部的工作狀態(tài),例如配置幀周期、配置BISS時鐘周期、配置點對點工作模式或總線工作模式、配置從設備通道數(shù)量、復位控制器、開始或停止幀周期循環(huán)等。通過寄存器訪問接口,可以使該控制器更加靈活和通用。NDT_ROM接口外接ROM存儲漆器,可在FPGA內(nèi)部實現(xiàn),該存儲器存儲了網(wǎng)絡上多個從設備的多個通道描述信息(至少一個通道,多達128個通道)。每個通道信息占用8個字節(jié),包括通道數(shù)據(jù)負載長度,CRC多項式、CRC初值、執(zhí)行數(shù)據(jù)在SCDA_RAM的首地址,傳感數(shù)據(jù)在SCDA_RAM的首地址等信息。通道個數(shù)記錄在寄存器堆的某個寄存器中。SCDA_RAM接口連接SCDA_RAM,可以在FPGA中實現(xiàn)。SCDA_RAM用于存放所有通道在下一幀將要傳輸?shù)膱?zhí)行器數(shù)據(jù)。SCDA_RAM可以考慮由微控制器或FPGA邏輯在每幀傳輸開始前預先存儲數(shù)據(jù)。每個通道的存儲地址應該和NDT_ROM中對應通道的首地址一致。對于點對點應用或者沒有執(zhí)行器數(shù)據(jù)的應用,可以不實現(xiàn)SCDA_RAM,只是簡單的把SCDA_RAM的數(shù)據(jù)總線全部連接到0電平即可。SCDA_RAM最大可配置為2Kbyte,按照每個通道最大8個Byte計算,可以容納256個通道,SCDS_RAM接口連接SCDS_RAM,可以在FPGA中實現(xiàn)。SCDS_RAM用于存放所有通道在一幀傳輸結束時采集的傳感器數(shù)據(jù)。SCDA_RAM可以考慮由微控制器或FPGA在每幀傳輸結束時進行訪問和分析。每個通道的存儲地址應該和NDT_ROM中對應通道的首地址一致。SCDS_RAM最大可配置為2Kbyte,按照每個通道最多10個Byte(最多包括8Byte數(shù)據(jù)、2ByteCRC)計算,可容納204個通道。

參見圖2,將BISS-C接口控制器的BISS_MA接口(包括MA+和MA-兩根線)與BISS_SL接口(包括SL+和SL-兩根線)連接到傳感器的對應接口線(如SLO+、SLO-)上。NDT_ROM接口可以連接8字節(jié)的外置ROM或8個8bit寄存器,外置ROM中存儲傳感器的信息。SCDA_RAM可以省略,因此,與SCDA_RAM的數(shù)據(jù)總線接口恒驅(qū)動為0。SCDS_RAM可以根據(jù)傳感器的幀長度配置最多10個字節(jié)的RAM或寄存器。

在復位后,等待40ms,讓傳感器進入正確的總線狀態(tài),然后通過寄存器端口配置與傳感器有關的幀周期、總現(xiàn)時序參數(shù),最后啟動幀周期傳輸。

在啟動幀周期傳輸后,BISS-C協(xié)議接口控制器定期發(fā)起總線時序,讀取傳感器的傳感數(shù)據(jù),進行CRC校驗,并將傳感器的數(shù)據(jù)連同本地計算的CRC一并寫入SCDA_RAM,然后通過脈沖信號通知處理邏輯或單片機處理傳感器數(shù)據(jù)。

參見圖3,配置協(xié)BISS-C接口控制器的MA(包括MA+和MA-兩根線)、MO(包括MO+和MO-兩根線)與SL(包括SL+和SL-兩根線)與第二個從設備的對應接口連接,第二從設備的MA(包括MO+和MO-兩根線)、SLO(包括SLO+和SLO-兩根線)和SL(包括SL+和SL-兩根線)與第一個從設備連接,作為末端的第一從器件的SLO與SL端連接成環(huán)。通過這種方式構成的總線模式,可使得BISS-C接口控制器連接多個傳感器。

從設備既可以有傳感數(shù)據(jù)通道,又可以有執(zhí)行數(shù)據(jù)通道。NDT_ROM接口可以連接最大1KB(Byte)容量的ROM,其中按先后順序存儲第一從設備、第二從設備、…、第N從設備的所有通道配置信息。在沒有執(zhí)行器數(shù)據(jù)的情況下,SCDA_RAM可以省略;否則,需要配置最大2KB容量的SCDA_RAM。SCDS_RAM可以根據(jù)網(wǎng)絡配置最大2Kbyte容量的RAM。

在復位后,先等待至少40ms,讓所有從設備進入正確的總線狀態(tài),然后通過寄存器端口配置幀周期、總現(xiàn)時序參數(shù),最后啟動幀周期傳輸。在啟動幀周期傳輸后,BISS-C控制器定期發(fā)起總線時序。在每個幀周期,BISS控制器先發(fā)送脈沖信號通知處理邏輯或外部單片機將執(zhí)行器數(shù)據(jù)寫入SCDA_RAM。經(jīng)過一段可配置的時間后,BISS控制器從SCDA_RAM訪問數(shù)據(jù),并啟動總線傳輸時序??刂破鲾?shù)據(jù)和傳感器數(shù)據(jù)將同時傳輸。接收到的傳感器數(shù)據(jù)連同其本地計算的CRC一并存入SCDS RAM??偩€傳輸完成后,BISS控制器通過脈沖信號通知處理邏輯或單片機處理傳感數(shù)據(jù)。

本領域普通技術人員可以理解上述實施例的全部或部分步驟可以使用計算機程序流程來實現(xiàn),所述計算機程序可以存儲于一計算機可讀存儲介質(zhì)中,所述計算機程序在相應的硬件平臺上(如系統(tǒng)、設備、裝置、器件等)執(zhí)行,在執(zhí)行時,包括方法實施例的步驟之一或其組合??蛇x地,上述實施例的全部或部分步驟也可以使用集成電路來實現(xiàn),這些步驟可以被分別制作成一個個集成電路模塊,或者將它們中的多個模塊或步驟制作成單個集成電路模塊來實現(xiàn)。上述實施例中的裝置/功能模塊/功能單元可以采用通用的計算裝置來實現(xiàn),它們可以集中在單個的計算裝置上,也可以分布在多個計算裝置所組成的網(wǎng)絡上。上述實施例中的裝置/功能模塊/功能單元以軟件功能模塊的形式實現(xiàn)并作為獨立的產(chǎn)品銷售或使用時,可以存儲在一個計算機可讀取存儲介質(zhì)中。上述提到的計算機可讀取存儲介質(zhì)可以是只讀存儲器,磁盤或光盤等。

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