本發(fā)明涉及m-phy接口相關(guān)的集成電路設(shè)計(jì)領(lǐng)域，尤其涉及一種基于電容充放電結(jié)構(gòu)的串行pwm信號(hào)解碼電路及方法。

背景技術(shù)：

在串行接口領(lǐng)域中，常采用pwm信號(hào)用于低速模式下的數(shù)據(jù)傳輸，如mipim_phy，該信號(hào)的特點(diǎn)是一個(gè)ui中低電平時(shí)間占1/3，高電平占2/3代表數(shù)據(jù)1、低電平時(shí)間占2/3，高電平占1/3代表數(shù)據(jù)0。其傳輸數(shù)據(jù)率變化范圍從幾兆赫茲到幾百兆赫茲，以適應(yīng)不同數(shù)據(jù)傳輸量下節(jié)約功耗的需求，同時(shí)在低速模式下存在不發(fā)送同步碼的情況。

目前已有的方案采用過采樣，或者基于cdr結(jié)構(gòu)實(shí)現(xiàn)串行pwm信號(hào)的解碼，但都存在電路結(jié)構(gòu)復(fù)雜，浪費(fèi)冗余功耗，無法覆蓋大數(shù)據(jù)率變化范圍，甚至必須配合同步碼才能實(shí)現(xiàn)解碼的情況，因此，亟需一種結(jié)構(gòu)簡單，功耗較低，適應(yīng)不同工作速率，同時(shí)無須同步數(shù)據(jù)碼即能實(shí)現(xiàn)接收的pwm信號(hào)接收電路。

技術(shù)實(shí)現(xiàn)要素：

(一)要解決的技術(shù)問題

鑒于上述技術(shù)問題，本發(fā)明提供了一種基于電容充放電結(jié)構(gòu)的串行pwm信號(hào)解碼電路及方法。本發(fā)明結(jié)構(gòu)簡單，避免了復(fù)雜的cdr，過采樣結(jié)構(gòu)的使用，另外采用容值可編程充放電電容以及電流值可編程電流源實(shí)現(xiàn)了不同速率下的pwm信號(hào)解碼，同時(shí)無須同步碼即可實(shí)現(xiàn)串行pwm信號(hào)的解碼，提高了信號(hào)傳輸效率，節(jié)約了功耗。

(二)技術(shù)方案

根據(jù)本發(fā)明的一個(gè)方面，提供了一種基于電容充放電結(jié)構(gòu)的串行pwm信號(hào)解碼電路，包括：

時(shí)序邏輯產(chǎn)生電路，其輸入端接收pwm差分信號(hào)，并根據(jù)輸入的pwm差分信號(hào)產(chǎn)生時(shí)序邏輯信號(hào)；

至少兩個(gè)電容充放電解碼模塊，其輸入端分別與所述時(shí)序邏輯產(chǎn)生電路的輸出端連接，接收該時(shí)序邏輯產(chǎn)生電路發(fā)送的時(shí)序邏輯信號(hào)，并根據(jù)該時(shí)序邏輯信號(hào)進(jìn)行充放電；其中，

解碼過程中所述電容充放電解碼模塊的充放電電容在充放電之前的電壓為共模電壓vcm，在充放電結(jié)束后充放電節(jié)點(diǎn)的電壓為vc，通過判斷二者的電壓差極性識(shí)別pwm信號(hào)從而解碼。

優(yōu)選的，所述時(shí)序邏輯產(chǎn)生電路，包括：輸入端口pwm_p、pwm_n，用于接收輸入的低壓差分pwm信號(hào)；至少兩組時(shí)序邏輯輸出端口，分別與所述至少兩個(gè)電容充放電解碼模塊的輸入端口連接，其中，第一組時(shí)序邏輯輸出端口的輸出信號(hào)為swp1、swn1、swr1及sa1，分別用于控制第一電容充放電解碼模塊的充電開關(guān)swp、放電開關(guān)swn、復(fù)位開關(guān)swr以及sa端口；第二組時(shí)序邏輯輸出端口的輸出信號(hào)為swp2、swn2、swr2及sa2，分別用于控制第二電容充放電解碼模塊的充電開關(guān)swp、放電開關(guān)swn、復(fù)位開關(guān)swr以及sa端口。

優(yōu)選的，所述電容充放電解碼模塊，包括：充放電電容c0，其充放電節(jié)點(diǎn)c與共模電壓vcm輸入端通過所述開關(guān)swr連接；電流源ich，其串聯(lián)所述開關(guān)swp用于對(duì)充放電電容c0進(jìn)行充電；電流源idis，其串聯(lián)所述開關(guān)swn用于對(duì)充放電電容c0進(jìn)行放電；比較器，其正輸入端與所述充放電電容c0的充放電節(jié)點(diǎn)c相連，其負(fù)輸入端與所述共模電壓輸入端vcm連接，用于判斷電壓vc與共模電壓vcm的電壓差極性；寄存器，其數(shù)據(jù)輸入端口d與所述比較器的輸出端連接，其數(shù)據(jù)輸出端口q與所述電容充放電解碼模塊的數(shù)據(jù)輸出端data相連，其時(shí)鐘端口clk與所述電容充放電解碼模塊的端口sa相連，用于存儲(chǔ)解碼結(jié)果。

優(yōu)選的，在pwm信號(hào)低電平到來時(shí)，swn斷開同時(shí)swp閉合，所述電流源ich對(duì)充放電電容c0進(jìn)行充電；在pwm信號(hào)高電平到來時(shí)，swp斷開同時(shí)swn閉合，所述電流源idis對(duì)充放電電容c0進(jìn)行放電。

優(yōu)選的，所述電流源ich與電流源idis均為可編程電流源，該可編程電流源ich與可編程電流源idis的電流根據(jù)pwm信號(hào)數(shù)據(jù)率變化而變化，數(shù)據(jù)率越大電流越大；反之越小。

優(yōu)選的，所述充放電電容c0為可編程充放電電容，該充放電電容c0容值根據(jù)pwm信號(hào)數(shù)據(jù)率變化而變化，數(shù)據(jù)率越大容值越??；反之越大。

優(yōu)選的，所述串行pwm信號(hào)解碼電路包括兩個(gè)電容充放電解碼模塊，該兩個(gè)電容充放電解碼模塊在時(shí)序邏輯產(chǎn)生電路的控制下交替工作，實(shí)現(xiàn)串行pwm信號(hào)的連續(xù)解碼。

優(yōu)選的，所述兩個(gè)電容充放電解碼模塊分別為第一電容充放電解碼模塊和第二電容充放電解碼模塊；其中，第一電容充放電解碼模塊在串行pwm信號(hào)的奇數(shù)bit進(jìn)行充放電，在偶數(shù)bit完成數(shù)據(jù)寄存輸出以及模塊的復(fù)位；第二電容充放電解碼模塊在串行pwm信號(hào)的偶數(shù)bit進(jìn)行充放電，在奇數(shù)bit完成數(shù)據(jù)寄存輸出以及模塊的復(fù)位；從而兩個(gè)模塊交替工作實(shí)現(xiàn)串行pwm信號(hào)的連續(xù)解碼。

優(yōu)選的，該充放電電容的充放電節(jié)點(diǎn)的電壓vc與共模電壓vcm的電壓差在不同數(shù)據(jù)率下保持一致，即滿足以下關(guān)系式：

其中，ui為1bit數(shù)據(jù)時(shí)間長度，i0為充放電電流，c0為充放電電容的電容，const為常數(shù)。

根據(jù)本發(fā)明的另一個(gè)方面，提供了一種基于電容充放電結(jié)構(gòu)的串行pwm信號(hào)解碼電路進(jìn)行解碼的方法，包括：

s1：在pwm信號(hào)到來之前，將一電容充放電解碼模塊的充放電電容c0初始電壓值重置為共模電壓vcm；

s2：當(dāng)一bitpwm信號(hào)到來時(shí)，所述充放電電容c0在該bitpwm信號(hào)低、高電平期間分別進(jìn)行充、放電，所述充放電電容c0在該bitpwm信號(hào)充放電完成時(shí)的充放電節(jié)點(diǎn)c的電壓為vc；

s3：判斷電壓vc與共模電壓vcm電壓差δv極性識(shí)別pwm信號(hào)從而解碼。

(三)有益效果

從上述技術(shù)方案可以看出，本發(fā)明基于電容充放電結(jié)構(gòu)的串行pwm信號(hào)解碼電路及方法至少具有以下有益效果其中之一：

(1)本發(fā)明采用時(shí)序邏輯產(chǎn)生電路以及電容充放電解碼模塊，無須同步碼即可實(shí)現(xiàn)串行pwm信號(hào)的解碼，結(jié)構(gòu)簡單，避免了復(fù)雜的cdr，過采樣結(jié)構(gòu)的使用，提高了信號(hào)傳輸效率，節(jié)約了功耗。

(2)本發(fā)明采用容值可編程充放電電容以及電流值可編程電流源，實(shí)現(xiàn)了不同速率下的pwm信號(hào)解碼。

附圖說明

通過附圖所示，本發(fā)明的上述及其它目的、特征和優(yōu)勢將更加清晰。在全部附圖中相同的附圖標(biāo)記指示相同的部分。并未刻意按實(shí)際尺寸等比例縮放繪制附圖，重點(diǎn)在于示出本發(fā)明的主旨。

圖1為依據(jù)本發(fā)明實(shí)施例基于電容充放電結(jié)構(gòu)的串行pwm信號(hào)解碼電路結(jié)構(gòu)示意圖。

圖2為依據(jù)本發(fā)明實(shí)施例電容充放電解碼模塊電路圖。

圖3為依據(jù)本發(fā)明實(shí)施例電容充放電解碼模塊工作時(shí)序示意圖。

圖4為依據(jù)本發(fā)明實(shí)施例時(shí)序邏輯產(chǎn)生電路輸出時(shí)序邏輯信號(hào)示意圖。

具體實(shí)施方式

為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說明。

需要說明的是，在附圖或說明書描述中，相似或相同的部分都使用相同的圖號(hào)。附圖中未繪示或描述的實(shí)現(xiàn)方式，為所屬技術(shù)領(lǐng)域中普通技術(shù)人員所知的形式。另外，雖然本文可提供包含特定值的參數(shù)的示范，但應(yīng)了解，參數(shù)無需確切等于相應(yīng)的值，而是可在可接受的誤差容限或設(shè)計(jì)約束內(nèi)近似于相應(yīng)的值。實(shí)施例中提到的方向用語，例如“上”、“下”、“前”、“后”、“左”、“右”等，僅是參考附圖的方向。因此，使用的方向用語是用來說明并非用來限制本發(fā)明的保護(hù)范圍。

圖1為依據(jù)本發(fā)明實(shí)施例基于電容充放電結(jié)構(gòu)的串行pwm信號(hào)解碼電路結(jié)構(gòu)示意圖。請(qǐng)參照?qǐng)D1，本實(shí)施例基于電容充放電結(jié)構(gòu)的串行pwm信號(hào)解碼電路，包括：

時(shí)序邏輯產(chǎn)生電路，其輸入端接收pwm差分信號(hào)，并根據(jù)輸入的pwm差分信號(hào)產(chǎn)生時(shí)序邏輯信號(hào)；

至少兩個(gè)電容充放電解碼模塊，其輸入端分別與所述時(shí)序邏輯產(chǎn)生電路的輸出端連接，接收該時(shí)序邏輯產(chǎn)生電路發(fā)送的時(shí)序邏輯信號(hào)，并根據(jù)該時(shí)序邏輯信號(hào)進(jìn)行充放電；其中，所述電容充放電解碼模塊的充放電電容在充放電之前的電壓為共模電壓vcm，充放電結(jié)束后的所述充放電電容的充放電節(jié)點(diǎn)的電壓為vc，通過判斷二者的電壓差極性識(shí)別pwm信號(hào)從而解碼。

具體的，所述基于電容充放電結(jié)構(gòu)的串行pwm信號(hào)解碼電路可包括兩個(gè)電容充放電解碼模塊，在時(shí)序邏輯產(chǎn)生電路的控制下兩個(gè)充放電解碼模塊交替工作，實(shí)現(xiàn)串行pwm信號(hào)的連續(xù)解碼。

更具體而言，所述兩個(gè)電容充放電解碼模塊為第一電容充放電解碼模塊和第二電容充放電解碼模塊；其中，第一個(gè)充放電解碼模塊可在串行pwm信號(hào)的奇數(shù)bit進(jìn)行充放電，在偶數(shù)bit完成數(shù)據(jù)寄存輸出以及模塊的復(fù)位，第二個(gè)充放電解碼模塊可在串行pwm信號(hào)的偶數(shù)bit進(jìn)行充放電，在奇數(shù)bit完成數(shù)據(jù)寄存輸出以及模塊的復(fù)位，從而兩個(gè)模塊交替工作實(shí)現(xiàn)串行pwm信號(hào)的連續(xù)解碼。當(dāng)然，也可以將兩個(gè)電容充放電解碼模塊的工作順序調(diào)換，交替即可。

另外，所述基于電容充放電結(jié)構(gòu)的串行pwm信號(hào)解碼電路也可以包括三個(gè)以上的電容充放電解碼模塊，在時(shí)序邏輯產(chǎn)生電路的控制下三個(gè)以上的電容充放電解碼模塊順序依次工作，即可實(shí)現(xiàn)串行pwm信號(hào)的連續(xù)解碼。以三個(gè)電容充放電解碼模塊為例，所述三個(gè)電容充放電解碼模塊為第一電容充放電解碼模塊、第二電容充放電解碼模塊、第三電容充放電解碼模塊；其中，第一電容充放電解碼模塊可在串行pwm信號(hào)的第一bit進(jìn)行充放電，在第二、三電容充放電解碼模塊充放電期間完成數(shù)據(jù)寄存輸出以及模塊的復(fù)位；第二電容充放電解碼模塊可在串行pwm信號(hào)的第二bit進(jìn)行充放電，在第三、一電容充放電解碼模塊充放電期間進(jìn)行數(shù)據(jù)寄存輸出以及模塊的復(fù)位；第三電容充放電解碼模塊可在串行pwm信號(hào)的第三bit進(jìn)行充放電，在第一、二電容充放電解碼模塊充放電期間進(jìn)行數(shù)據(jù)寄存輸出以及模塊的復(fù)位，從而三個(gè)模塊交替工作實(shí)現(xiàn)串行pwm信號(hào)的連續(xù)解碼。當(dāng)然也可以將電容充放電解碼模塊的工作順序調(diào)換，只需任一bit期間至少一個(gè)電容充放電解碼模塊進(jìn)行充放電，同時(shí)其余電容充放電解碼模塊在該bit進(jìn)行數(shù)據(jù)寄存輸出以及模塊的復(fù)位即可。

請(qǐng)繼續(xù)參照?qǐng)D1，所述時(shí)序邏輯產(chǎn)生電路，包括：

輸入端口pwm_p、pwm_n，用于接收輸入的低壓差分pwm信號(hào)；

至少兩組時(shí)序邏輯輸出端口，分別與所述至少兩個(gè)電容充放電解碼模塊的輸入端口連接，其中，

第一組時(shí)序邏輯輸出端口的輸出信號(hào)分別為swp1、swn1、swr1、sa1；swp1用于控制第一電容充放電解碼模塊的充電開關(guān)swp，swn1用于控制第一電容充放電解碼模塊的放電開關(guān)swn，swr1用于控制第一電容充放電解碼模塊的復(fù)位開關(guān)swr，sa1與第一電容充放電解碼模塊sa端口相連。

相應(yīng)的，第二組時(shí)序邏輯輸出端口的輸出信號(hào)分別為swp2、swn2、swr2、sa2；swp2用于控制第二電容充放電解碼模塊的充電開關(guān)swp，swn2用于控制第二電容充放電解碼模塊的放電開關(guān)swn，swr2用于控制第二電容充放電解碼模塊的復(fù)位開關(guān)swr，sa2與第二電容充放電解碼模塊sa端口相連。

圖2為依據(jù)本發(fā)明實(shí)施例電容充放電解碼模塊電路圖。請(qǐng)參照?qǐng)D2，本實(shí)施例電容充放電解碼模塊，包括：

充放電電容c0，其充放電節(jié)點(diǎn)c與共模電壓輸入端vcm通過一開關(guān)swr連接；

電流源ich，其串聯(lián)一開關(guān)swp用于對(duì)充放電電容c0進(jìn)行充電；

電流源idis，其串聯(lián)一開關(guān)swn用于對(duì)充放電電容c0進(jìn)行放電；

比較器，其正輸入端與充放電電容c0的充放電節(jié)點(diǎn)c相連，其負(fù)輸入端與共模電壓輸入端vcm連接。

寄存器，其數(shù)據(jù)輸入端口d與比較器的輸出端連接，數(shù)據(jù)輸出端口q與所述電容充放電解碼模塊數(shù)據(jù)輸出端data相連，其時(shí)鐘端口clk與電容充放電解碼模塊的端口sa相連。

具體的，在pwm信號(hào)低電平到來時(shí)，swr斷開同時(shí)swp閉合，所述電流源ich對(duì)充放電電容c0進(jìn)行充電；在高電平到來時(shí)，swp斷開同時(shí)swn閉合，所述電流源idis對(duì)充放電電容c0進(jìn)行放電。

所述電容充放電解碼模塊，通過比較器判斷電壓vc與共模電壓vcm電壓差δv極性識(shí)別pwm信號(hào)從而解碼；通過寄存器對(duì)解碼結(jié)果進(jìn)行存儲(chǔ)。

優(yōu)選的，所述電流源ich與電流源idis均為可編程電流源。所述可編程電流源ich和可編程電流源idis電流根據(jù)pwm信號(hào)數(shù)據(jù)率變化而變化，數(shù)據(jù)率越大電流越大；反之越小。所述充放電電容c0為可編程充放電電容。其中充放電電容c0容值根據(jù)pwm信號(hào)數(shù)據(jù)率變化而變化，數(shù)據(jù)率越大容值越??；反之越大。

下面詳細(xì)介紹本發(fā)明實(shí)施例電容充放電解碼模塊工作過程。圖3為本發(fā)明實(shí)施例電容充放電解碼模塊工作時(shí)序示意圖。

請(qǐng)參照?qǐng)D3，在pwm信號(hào)到來之前，充放電電容初始電壓值為共模電壓vcm，當(dāng)?shù)谝籦itpwm信號(hào)的低電平到來時(shí)，swn斷開同時(shí)swp閉合，若pwm信號(hào)為0，即低電平為2/3ui(ui為1bit數(shù)據(jù)時(shí)間長度)，高電平為1/3ui，充放電電容c0經(jīng)歷2/3個(gè)ui的時(shí)間充電，充電電流為i0，在高電平到來時(shí)，swp斷開同時(shí)swn閉合充放電電容c0經(jīng)歷1/3個(gè)ui的時(shí)間放電，放電電流為i0，swn斷開，此時(shí)充放電電容c0的充放電節(jié)點(diǎn)c的電壓vc與vcm存在一正電壓差δv：

若pwm信號(hào)為1，即低電平為1/3ui，高電平為2/3ui，充放電電容c0經(jīng)歷1/3個(gè)ui的時(shí)間充電，以及2/3個(gè)ui的時(shí)間放電，充放電電流為i0，swn斷開，此時(shí)充放電電容c0的充放電節(jié)點(diǎn)c的電壓vc與vcm存在一負(fù)電壓差-δv：

第一bitpwm信號(hào)結(jié)束后，充放電節(jié)點(diǎn)c的電壓需保持一段時(shí)間t1以確保比較器正確識(shí)別δv或者-δv并輸出滿擺幅的比較結(jié)果，sa信號(hào)在第一bitpwm信號(hào)結(jié)束后的t1時(shí)刻發(fā)生上升沿調(diào)變，寄存器在這一上升沿的觸發(fā)下將比較器比較結(jié)果存儲(chǔ)并輸出至data，完成第一bitpwm信號(hào)的解碼。

sa需在第二bitpwm信號(hào)結(jié)束之前變低。swr在sa上升沿之后延時(shí)t2確保寄存器完成數(shù)據(jù)寄存并輸出后閉合一段時(shí)間，將充放電電容電壓重新置為vcm，swr需在第二bitpwm信號(hào)結(jié)束之前斷開，電容充放電解碼模塊在第一bitpwm信號(hào)期間完成充放電，且在第二bitpwm信號(hào)期間完成數(shù)據(jù)寄存輸出以及模塊的復(fù)位。

當(dāng)輸入pwm數(shù)據(jù)率發(fā)生變化，即ui的值發(fā)生變化，為了確保解碼效果不受數(shù)據(jù)率的影響，δv或者-δv在不同數(shù)據(jù)率下應(yīng)保持一致。即:

const為常數(shù),當(dāng)數(shù)據(jù)率變大ui變小，可以通過增加i0或者降低c0來確保電容充放電解碼模塊的正常工作，當(dāng)數(shù)據(jù)率變小ui變大，可以通過降低i0或者增加c0來確保電容充放電解碼模塊的正常工作。

下面以兩個(gè)電容充放電解碼模塊的情況為例，詳細(xì)介紹本發(fā)明實(shí)施例時(shí)序邏輯產(chǎn)生電路輸出時(shí)序邏輯過程。圖4為時(shí)序邏輯產(chǎn)生電路輸出時(shí)序邏輯信號(hào)示意圖，在pwm信號(hào)到來之前第一電容充放電解碼模塊充放電電容初始電壓值共模電壓vcm，當(dāng)?shù)谝籦itpwm信號(hào)的低電平到來時(shí)，swr1斷開同時(shí)swp1閉合，第一電容充放電解碼模塊充放電電容在低電平期間進(jìn)行充電，在高電平到來時(shí)，swp1斷開同時(shí)swn1閉合第一電容充放電解碼模塊充放電電容在高電平期間進(jìn)行放電，高電平束后swn1斷開，完成充電放電過程，經(jīng)過一段時(shí)間t1以確保比較器輸出正確比較結(jié)果，sa1信號(hào)在第一bitpwm信號(hào)結(jié)束后的t1時(shí)刻發(fā)生上升沿調(diào)變，寄存器在這一上升沿的觸發(fā)下將比較器比較結(jié)果存儲(chǔ)并輸出至data，完成第一bitpwm信號(hào)的解碼。

sa1需在第二bit信號(hào)結(jié)束之前變低。swr1在sa1上升沿之后延時(shí)t2確保寄存器完成數(shù)據(jù)寄存及輸出后閉合一段時(shí)間，將充放電電容電壓重新置為vcm，swr1需在第二bitpwm信號(hào)結(jié)束之前斷開，第一電容充放電解碼模塊在第一bitpwm信號(hào)期間完成充放電，且在第二bitpwm信號(hào)期間完成數(shù)據(jù)寄存輸出以及模塊的復(fù)位。

在第一bitpwm信號(hào)期間第二電容充放電解碼模塊完成初始化，當(dāng)?shù)诙itpwm信號(hào)的低電平到來時(shí)，swr2斷開同時(shí)swp2閉合，第二電容充放電解碼模塊的充放電電容在低電平期間進(jìn)行充電，在高電平到來時(shí)，swp2斷開同時(shí)swn2閉合第一電容充放電解碼模塊的充放電電容在高電平期間進(jìn)行放電，高電平束后swn2斷開，完成充電放電過程，經(jīng)過一段時(shí)間t1以確保比較器輸出正確比較結(jié)果，sa2信號(hào)在第一bitpwm信號(hào)結(jié)束后的t1時(shí)刻發(fā)生上升沿調(diào)變，寄存器在這一上升沿的觸發(fā)下將比較器比較結(jié)果存儲(chǔ)并輸出至data，完成第一bitpwm信號(hào)的解碼。

sa2需在第二bit信號(hào)結(jié)束之前變低。swr2在sa2上升沿之后延時(shí)t2確保寄存器完成數(shù)據(jù)寄存并輸出后閉合一段時(shí)間，將充放電電容電壓重新置為vcm，swr2需在第三bitpwm信號(hào)結(jié)束之前斷開，第二電容充放電解碼模塊在第二bitpwm信號(hào)期間完成充放電，且在第三bitpwm信號(hào)期間完成數(shù)據(jù)寄存輸出以及模塊的復(fù)位。

在時(shí)序邏輯產(chǎn)生電路的控制下兩個(gè)電容充放電解碼模塊交替工作，第一電容充放電解碼模塊在串行pwm信號(hào)的奇數(shù)bit進(jìn)行充放電，在偶數(shù)bit完成數(shù)據(jù)寄存輸出以及模塊的復(fù)位，第二電容充放電解碼模塊在串行pwm信號(hào)的偶數(shù)bit進(jìn)行充放電，在奇數(shù)bit完成數(shù)據(jù)寄存輸出以及模塊的復(fù)位，兩個(gè)模塊交替工作即可實(shí)現(xiàn)串行pwm信號(hào)的連續(xù)解碼。

另外，本發(fā)明實(shí)施例還提供了一種串行pwm信號(hào)解碼方法，包括：

s1：在pwm信號(hào)到來之前，將一電容充放電解碼模塊的充放電電容c0初始電壓值重置為共模電壓vcm；

s2：當(dāng)一bitpwm信號(hào)到來時(shí)，所述充放電電容c0在該bitpwm信號(hào)低、高電平期間分別進(jìn)行充、放電，所述充放電電容c0在該bitpwm信號(hào)充放電完成時(shí)的充放電節(jié)點(diǎn)c的電壓為vc；

s3：判斷電壓vc與共模電壓vcm電壓差δv極性識(shí)別pwm信號(hào)從而解碼。

本發(fā)明中，所有能產(chǎn)生驅(qū)動(dòng)上述至少兩個(gè)電容充放電解碼模塊完成解碼工作的時(shí)序邏輯產(chǎn)生電路均可以用于本發(fā)明的基于電容充放電結(jié)構(gòu)的串行pwm信號(hào)解碼電路，無論時(shí)序邏輯產(chǎn)生電路具體以何種方式實(shí)現(xiàn)，均屬于本發(fā)明的權(quán)利要求保護(hù)范圍之內(nèi)。

本發(fā)明實(shí)施例基于電容充放電結(jié)構(gòu)的串行pwm信號(hào)解碼電路及方法，結(jié)構(gòu)簡單，避免了復(fù)雜的cdr，過采樣結(jié)構(gòu)的使用，采用容值可編程充放電電容以及電流值可編程電流源以實(shí)現(xiàn)了不同速率下的pwm信號(hào)解碼。同時(shí)該pwm信號(hào)解碼電路無需同步碼流即能完整地實(shí)現(xiàn)對(duì)接收到的所有pwm信號(hào)實(shí)現(xiàn)解碼，因此提高了信號(hào)傳輸效率降低了功耗。

對(duì)所公開的實(shí)施例的上述說明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本申請(qǐng)。對(duì)這些實(shí)施例的多種修改對(duì)本領(lǐng)域的專業(yè)技術(shù)人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本申請(qǐng)的精神或范圍的情況下，在其它實(shí)施例中實(shí)現(xiàn)。因此，本申請(qǐng)將不會(huì)被限制于本文所示的這些實(shí)施例，而是要符合與本文所公開的原理和新穎特點(diǎn)相一致的最寬的范圍。

需要說明的是，在附圖或說明書正文中，未繪示或描述的實(shí)現(xiàn)方式，均為所屬技術(shù)領(lǐng)域中普通技術(shù)人員所知的形式，并未進(jìn)行詳細(xì)說明。此外，上述對(duì)各元件和方法的定義并不僅限于實(shí)施例中提到的各種具體結(jié)構(gòu)、形狀或方式，本領(lǐng)域普通技術(shù)人員可對(duì)其進(jìn)行簡單地更改或替換，例如：

所述充放電解碼模塊也可在pwm信號(hào)低電平期間進(jìn)行放電，高電平期間進(jìn)行充電，同樣可以實(shí)現(xiàn)本發(fā)明。

以上所述的具體實(shí)施例，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。