本實用新型屬于控制電路技術(shù)領(lǐng)域，特別是涉及一種用于硬件板卡的上下電時序的控制電路及控制裝置。

背景技術(shù)：

隨著電子技術(shù)的飛速發(fā)展，硬件板卡能夠?qū)崿F(xiàn)的功能越來越復(fù)雜，相對應(yīng)的硬件板卡上所涉及的集成電路芯片種類和數(shù)量也越來越多。然而，不同的集成電路芯片所需要的電源電壓種類和上下電時序各不相同，因此需要對整個硬件板卡或系統(tǒng)的上下電時序進(jìn)行控制，以滿足不同集成電路芯片的上下電時序要求。否則，就會導(dǎo)致硬件板卡或系統(tǒng)的上下電工作錯亂以及不穩(wěn)定的現(xiàn)象。

其中，電源的上下電開關(guān)控制其實是通過控制電源芯片或模塊的使能控制信號引腳來實現(xiàn)的，要打開此電源則需將此電源芯片或模塊的使能控制信號引腳置于有效(打開)狀態(tài)，要關(guān)閉此電源則需將此電源芯片或模塊的使能控制信號引腳置于無效(關(guān)閉)狀態(tài)。使能控制信號一般為高有效，即將此信號置為高電平的時候則打開電源輸出，置為低電平的時候則關(guān)閉電源輸出。使能控制信號也有低有效的情況，對應(yīng)的控制方式與高有效的相反。

針對多電源上下電時序控制則實際上是通過控制硬件板卡或系統(tǒng)中各種不同的電源芯片或模塊的使能控制信號引腳來實現(xiàn)的：上電則將各個電源芯片或模塊的使能控制信號引腳按照對應(yīng)的時序要求依次置于有效(打開)狀態(tài)，下電則將各個電源芯片或模塊的使能控制信號引腳按照對應(yīng)的時序要求依次置于無效(關(guān)閉)狀態(tài)。

圖1示出了現(xiàn)有技術(shù)涉及的電源上下電控制電路，常規(guī)的電源時序控制是利用RC等模擬電路來控制，通過電容的充放電時間來實現(xiàn)上電時序的控制。并且是通過CPU(Central Processing Unit，中央處理器)直接對每組電源進(jìn)行時序控制，導(dǎo)致CPU的負(fù)載增加及降低了CPU的效率。

因此，現(xiàn)有的硬件板卡上下電時序控制技術(shù)存在多組電源上下電工作錯亂不穩(wěn)定，以及因CPU直接對每組電源進(jìn)行時序控制導(dǎo)致CPU的負(fù)載增加及降低了CPU效率的問題。

技術(shù)實現(xiàn)要素：

本實用新型目的在于提供一種用于硬件板卡的上下電時序的控制電路及控制裝置，旨在解決現(xiàn)有的硬件板卡上下電時序控制技術(shù)存在多組電源上下電工作錯亂不穩(wěn)定，以及因CPU直接對每組電源進(jìn)行時序控制導(dǎo)致CPU的負(fù)載增加及降低了CPU效率的問題。

本實用新型提供了一種用于硬件板卡的上下電時序的控制電路，包括中央處理器和多組電源，所述控制電路還包括：

處理模塊；

所述處理模塊的接收端接所述中央處理器的控制端，所述處理模塊的多個輸出端分別與多組所述電源的輸入端一一對應(yīng)相連接；

所述處理模塊接收所述中央處理器的控制信號，并依序?qū)Χ嘟M所述電源的上下電時序進(jìn)行控制。

本實用新型提供了一種用于硬件板卡的上下電時序的控制裝置，所述控制裝置包括上述的控制電路。

本實用新型實施例提供了一種用于硬件板卡的上下電時序的控制電路及控制裝置，該控制電路包括中央處理器、多組電源以及處理模塊，處理模塊的接收端接中央處理器的控制端，處理模塊的多個輸出端分別與多組電源的輸入端一一對應(yīng)相連接，處理模塊接收中央處理器的控制信號，并依序?qū)Χ嘟M電源的上下電時序進(jìn)行控制。由此通過處理模塊對多組電源進(jìn)行上下電時序控制，使得每組電源依序上下電，并處于穩(wěn)定狀態(tài)；同時由處理模塊代替中央處理器對多組電源進(jìn)行控制，減少了CPU的負(fù)載及提高了CPU的效率，解決了現(xiàn)有的硬件板卡上下電時序控制技術(shù)存在多組電源上下電工作錯亂不穩(wěn)定，以及因CPU直接對每組電源進(jìn)行時序控制導(dǎo)致CPU的負(fù)載增加及降低了CPU效率的問題。

附圖說明

圖1為現(xiàn)有技術(shù)涉及的電源上下電控制電路的電路連接結(jié)構(gòu)示意圖；

圖2為本實用新型實施例提供的一種用于硬件板卡的上下電時序的控制電路的模塊結(jié)構(gòu)示意圖；

圖3為本實用新型實施例提供的一種用于硬件板卡的上下電時序的控制電路的電路連接結(jié)構(gòu)示意圖；

圖4為本實用新型實施例提供的一種用于硬件板卡的上下電時序的控制電路的上電控制流程圖；

圖5為本實用新型實施例提供的一種用于硬件板卡的上下電時序的控制電路的上電控制時序圖；

圖6為本實用新型實施例提供的一種用于硬件板卡的上下電時序的控制電路的下電控制流程圖；

圖7為本實用新型實施例提供的一種用于硬件板卡的上下電時序的控制電路的下電控制時序圖。

具體實施方式

為了使本實用新型要解決的技術(shù)問題、技術(shù)方案及有益效果更加清楚明白，以下結(jié)合附圖及實施例，對本實用新型進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實施例僅僅用以解釋本實用新型，并不用于限定本實用新型。

本實用新型實施例提供的一種控制電路，主要應(yīng)用于硬件板卡上，所述硬件板卡可集成CPU、電源、負(fù)載等硬件，其作用在于依序?qū)Χ嘟M電源的上下電時序進(jìn)行控制，保證了多組電源在上下電的過程中處于穩(wěn)定狀態(tài)，并且采用處理模塊代替CPU工作，減輕了CPU的負(fù)載及提高了CPU的效率。

圖2示出了本實用新型實施例提供的一種用于硬件板卡的上下電時序的控制電路的模塊結(jié)構(gòu)，為了便于說明，僅示出了與本實用新型實施例相關(guān)的部分，詳述如下：

一種用于硬件板卡的上下電時序的控制電路，包括中央處理器101(圖1采用CPU表示)和多組電源103，所述控制電路還包括處理模塊102。

處理模塊102的接收端接中央處理器101的控制端，處理模塊102的多個輸出端分別與多組電源103的輸入端一一對應(yīng)相連接。

處理模塊102接收中央處理器101的控制信號，并依序?qū)Χ嘟M電源103的上下電時序進(jìn)行控制。

作為本實用新型一實施例，上述控制電路還包括多個負(fù)載104，多個負(fù)載104的輸入端分別與處理模塊102的多個復(fù)位端一一對應(yīng)相連接，多個負(fù)載104接收處理模塊102發(fā)出的復(fù)位信號并進(jìn)行復(fù)位。

作為本實用新型一實施例，由于每組電源的上下電時序各不相同，因此需要對每組電源的上下電時序進(jìn)行排序，并且根據(jù)間隔時間控制每組電源的上下電。采用處理模塊102，既可對相鄰兩組電源之間的上電間隔時間進(jìn)行精確控制，也方便對多組電源進(jìn)行排序，使得每組電源在上電過程中都處于穩(wěn)定狀態(tài)。

圖3示出了本實用新型實施例提供的一種用于硬件板卡的上下電時序的控制電路的電路連接結(jié)構(gòu)，為了便于說明，僅示出了與本實用新型實施例相關(guān)的部分，詳述如下：

作為本實用新型一實施例，上述處理模塊102包括處理芯片U1，處理芯片U1的接收端REC為處理模塊102的接收端，處理芯片U1的多個輸出端I/O為處理模塊102的多個輸出端。在本實施例中，處理芯片U1采用了型號SSTE32882H2B的處理芯片，當(dāng)然，處理芯片的型號不做限定，只要能達(dá)到與本實施例處理芯片U1所述的功能作用亦可。上述處理芯片U1也可采用CPLD(Complex Programmable Logic Device，復(fù)雜可編程邏輯器件)進(jìn)行代替。

作為本實用新型一實施例，上述中央處理器101包括控制芯片U2，控制芯片U2的控制端CTRL為中央處理器101的控制端。在本實施例中，控制芯片U2采用了型號FT1500A的飛騰CPU芯片，當(dāng)然，控制芯片的型號不做限定，只要能達(dá)到與本實施例控制芯片U2所述的功能作用亦可。

作為本實用新型一實施例，每組所述電源都包括電源芯片，電源芯片的輸入端為對應(yīng)的所述電源的輸入端。以第一組電源進(jìn)行描述說明，第一組電源包括電源芯片U31，電源芯片U31的輸入端IN1為第一組電源的輸入端，第二組電源……第n組電源依次類推，在本實施例中，電源芯片U31采用了型號LM7800的電源芯片，當(dāng)然，電源芯片的型號不做限定，只要能達(dá)到與本實施例電源芯片U31所述的功能作用亦可。

圖4示出了本實用新型實施例提供的一種用于硬件板卡的上下電時序的控制電路的上電控制流程，為了便于說明，僅示出了與本實用新型實施例相關(guān)的部分，詳述如下：

系統(tǒng)中有N組不同的電源需要進(jìn)行上下電時序控制，將各個電源的使能控制信號依次設(shè)置為EN0、EN1～ENn。負(fù)載芯片有N個，對應(yīng)的各個芯片的復(fù)位信號分別為/Rst0、/Rst1～/Rstn。

因此，上述一種用于硬件板卡的上下電時序的控制電路的上電控制流程為：

1、CPLD上電完成加載并進(jìn)行工作。

2、按照上電所需要的時序依次打開各組電源，在最后一組電源上電完成之后將上電復(fù)位信號(PWR_/RST)拉高。

圖5示出了本實用新型實施例提供的一種用于硬件板卡的上下電時序的控制電路的上電控制時序，為了便于說明，僅示出了與本實用新型實施例相關(guān)的部分，詳述如下：

其中，T0、T1～Tn為各組電源之間所需要的時間間隔，具體可以實際的需要進(jìn)行調(diào)整。T為最后一組電源上電完成之后至上電復(fù)位信號PWR_/RST拉高需要等待的時間。

同時可以在CPLD內(nèi)部增加對各個負(fù)載芯片的復(fù)位寄存器Reg0、Reg1～Regn，Reg0、Reg1～Regn的默認(rèn)值為高有效(非復(fù)位狀態(tài))，對于各個負(fù)載芯片的復(fù)位信號直接由上電復(fù)位信號PWR_/RST與對應(yīng)的復(fù)位寄存器進(jìn)行邏輯與的操作，保證在上電的過程中各個負(fù)載芯片一直處于復(fù)位狀態(tài)，上電完成之后由CPU通過復(fù)位寄存器來單獨控制對應(yīng)的復(fù)位操作。當(dāng)然，每兩組電源之間的下電時間間隔可以根據(jù)實際的需要進(jìn)行調(diào)整。

圖6示出了本實用新型實施例提供的一種用于硬件板卡的上下電時序的控制電路的下電控制流程，圖7示出了本實用新型實施例提供的一種用于硬件板卡的上下電時序的控制電路的下電控制時序，為了便于說明，僅示出了與本實用新型實施例相關(guān)的部分，詳述如下：

上述一種用于硬件板卡的上下電時序的控制電路的下電控制流程如下：

1、按照所需要的下電時序依次關(guān)閉各組電源。

2、在最后一組電源下電完成之后將上電復(fù)位信號(PWR_/RST)拉低。

其次，所述控制電路的下電控制時序與上述的上電控制時序相對應(yīng)。

因此，上述一種用于硬件板卡的上下電時序的控制電路具有以下優(yōu)點：

A.上電或下電的時序可控且可以隨意進(jìn)行調(diào)整；

B.上電的過程中可以控制各個負(fù)載芯片的復(fù)位信號，使各個負(fù)載芯片處于復(fù)位狀態(tài)，保證上電之后芯片處于穩(wěn)定的狀態(tài)；

C.上電完成之后可以單獨控制各個負(fù)載芯片的復(fù)位信號。

綜上所述，本實用新型實施例提供了一種用于硬件板卡的上下電時序的控制電路及控制裝置，該控制電路包括中央處理器、多組電源以及處理模塊，處理模塊的接收端接中央處理器的控制端，處理模塊的多個輸出端分別與多組電源的輸入端一一對應(yīng)相連接，處理模塊接收中央處理器的控制信號，并依序?qū)Χ嘟M電源的上下電時序進(jìn)行控制。由此通過處理模塊對多組電源進(jìn)行上下電時序控制，使得每組電源依序上下電，并處于穩(wěn)定狀態(tài)；同時由處理模塊代替中央處理器對多組電源進(jìn)行控制，減少了CPU的負(fù)載及提高了CPU的效率，解決了現(xiàn)有的硬件板卡上下電時序控制技術(shù)存在多組電源上下電工作錯亂不穩(wěn)定，以及因CPU直接對每組電源進(jìn)行時序控制導(dǎo)致CPU的負(fù)載增加及降低了CPU效率的問題。本實用新型實施例實現(xiàn)簡單，不需要增加額外的硬件，可有效降低成本，具有較強(qiáng)的易用性和實用性。

以上所述僅為本實用新型的較佳實施例而已，并不用以限制本實用新型，凡在本實用新型的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本實用新型的保護(hù)范圍之內(nèi)。