技術(shù)總結(jié)
本實(shí)用新型屬于控制電路技術(shù)領(lǐng)域，提供了一種用于硬件板卡的上下電時(shí)序的控制電路及控制裝置，該控制電路包括中央處理器、多組電源以及處理模塊，處理模塊接收中央處理器的控制信號(hào)，并依序?qū)Χ嘟M電源的上下電時(shí)序進(jìn)行控制。由此通過處理模塊對(duì)多組電源進(jìn)行上下電時(shí)序控制，使得每組電源依序上下電，并處于穩(wěn)定狀態(tài)；同時(shí)由處理模塊代替中央處理器對(duì)多組電源進(jìn)行控制，減少了CPU的負(fù)載及提高了CPU的效率，解決了現(xiàn)有的硬件板卡上下電時(shí)序控制技術(shù)存在多組電源上下電工作錯(cuò)亂不穩(wěn)定，以及因CPU直接對(duì)每組電源進(jìn)行時(shí)序控制導(dǎo)致CPU的負(fù)載增加及降低了CPU效率的問題。

技術(shù)研發(fā)人員：喬士發(fā)
受保護(hù)的技術(shù)使用者：深圳市恒揚(yáng)數(shù)據(jù)股份有限公司
文檔號(hào)碼：201720138157
技術(shù)研發(fā)日：2017.02.15
技術(shù)公布日：2017.09.22