本技術(shù)涉及芯片領(lǐng)域，尤其涉及一種乘加器組、乘積累加方法以及裝置。

背景技術(shù)：

1、乘加器組(mul_add?component?group，macg)指用于實現(xiàn)將n個乘法運算的乘積結(jié)果進行累加的電路器件。

2、目前，隨著人工智能(artificial?intelligent，ai)技術(shù)的快速發(fā)展，神經(jīng)網(wǎng)絡(luò)算法也得到快速演進。在神經(jīng)網(wǎng)絡(luò)的運行過程中需要用到大量的乘加器組以進行海量的乘積累加運算。因此，乘加器組的性能對神經(jīng)網(wǎng)絡(luò)運行的整體表現(xiàn)有著重要影響。

3、因此，如何提升乘加器組的性能，這是目前需要解決的問題。

技術(shù)實現(xiàn)思路

1、本技術(shù)提供一種乘加器組、乘積累加方法以及裝置，用于提升乘加器組的性能。

2、第一方面，提供一種乘加器組，包括：n個功能電路、m個第一加法電路和第二加法電路。其中，各功能電路的輸出端連接至少一個第一加法電路的輸入端，其中至少一個第一加法電路連接至多個功能電路。m個第一加法電路的輸出端連接第二加法電路的輸入端。n為大于2的正整數(shù)，m為大于1的正整數(shù)。功能電路，用于在輸入被乘數(shù)和乘數(shù)后，輸出編碼得到的部分積。第一加法電路，用于對部分積進行求和得到第一求和結(jié)果，并輸出第一求和結(jié)果。第二加法電路，用于對第一求和結(jié)果進行求和得到第二求和結(jié)果，并輸出第二求和結(jié)果。

3、本技術(shù)所提供上述方法中，區(qū)別于相關(guān)技術(shù)的乘加器組先利用乘法器分別計算各個乘法運算的乘法結(jié)果(具體的在各乘法器中可以先對被乘數(shù)和乘數(shù)進行編碼得到部分積，然后將得到的部分積求和，得到乘法結(jié)果)，然后再把各乘法器的乘積結(jié)果相加得到最終的乘積累加結(jié)果。本技術(shù)所提供上述方法中，則是在n個功能電路得到各個乘法運算的部分積后，通過將多個功能電路的輸出端連接到同一個第一加法電路的方式(即至少一個第一加法電路的輸入端連接多個功能電路的輸出端)，將多個乘法運算的部分積輸入至同一個第一加法電路中進行相加，得到第一求和結(jié)果。然后再將各第一加法電路輸出的第一求和結(jié)果通過第二加法電路相加，得到第二求和結(jié)果(即乘積累加結(jié)果)。這樣一來，便可以根據(jù)所處理數(shù)據(jù)的特征，將各乘法運算的部分積先進行組合再進行求和運算。例如，當輸入乘加器組的數(shù)據(jù)中包括信號電平變化速度快的數(shù)據(jù)(可簡稱為快變數(shù)據(jù))和信號電平變化速度慢的數(shù)據(jù)(可簡稱為緩變數(shù)據(jù))時，一方面可以將來自不同功能電路的快變數(shù)據(jù)對應(yīng)的部分積放在一起，輸入一部分第一加法電路進行求和；另一方面可以將來自不同功能電路的緩變數(shù)據(jù)對應(yīng)的部分積放在一起，輸入另外一部分第一加法電路進行求和；然后再將各第一加法電路的求和結(jié)果相加，得到最終的乘積累加結(jié)果。這樣可以使得全加器的翻轉(zhuǎn)集中在部分第一加法電路中，從而使得第一加法電路中的全加器的狀態(tài)集中在“不翻轉(zhuǎn)”(緩變數(shù)據(jù)的部分)和“多個bit翻轉(zhuǎn)”(快變數(shù)據(jù)的部分)這兩種狀態(tài)中，降低了“單個bit翻轉(zhuǎn)”這個狀態(tài)的出現(xiàn)頻率，從而降低乘加器組的功率。

4、在一種實現(xiàn)方式中，n個功能電路中包括p個功能電路，p個功能電路中每個功能電路的輸出端連接多個第一加法電路的輸入端，其中p為正整數(shù)。

5、上述實現(xiàn)方式中，通過使功能電路的輸出端可以連接多個第一加法電路的輸入端，從而可以將一個功能電路輸出的部分積拆分為多份，并分別輸出到不同的第一加法電路中。例如，當輸入一個功能電路的數(shù)據(jù)中包括快變數(shù)位和緩變數(shù)位時，一方面可以將快變數(shù)位對應(yīng)的部分積放在一起，輸入一部分第一加法電路進行求和；另一方面可以將緩變數(shù)位對應(yīng)的部分積放在一起，輸入另外一部分第一加法電路進行求和，從而使得全加器的翻轉(zhuǎn)集中在部分第一加法電路中，從而降低乘加器組的功率。

6、在一種實現(xiàn)方式中，p個功能電路，用于將部分積中不同數(shù)位上的乘數(shù)與被乘數(shù)進行編碼得到的部分積輸出至不同的第一加法電路。

7、上述實現(xiàn)方式中，考慮到在實際應(yīng)用過程中，進行乘積累加運算的數(shù)據(jù)中快變數(shù)位和緩變數(shù)位的位置存在一定規(guī)律。例如該規(guī)律可以為：高位bit為緩變數(shù)位，低位bit為快變數(shù)位。這樣一來，便可以通過將部分積中不同數(shù)位上的乘數(shù)與被乘數(shù)進行編碼得到的部分積輸出至不同的第一加法電路的方式，使得全加器的翻轉(zhuǎn)集中在部分第一加法電路中，從而降低乘加器組的功率。

8、在一種實現(xiàn)方式中，p個功能電路用于將部分積中第一部分積集合輸出至m1個第一加法電路中，將部分積中第二部分積集合輸出至m2個第一加法電路中。其中，m1個第一加法電路和m2個第一加法電路不同，第一部分積集合中的部分積比第二部分積集合中的部分積的信號電平變化速度更快。

9、上述實現(xiàn)方式中，通過將第一加法電路分為兩部分(即m1個第一加法電路和m2個第一加法電路)。其中，m1個第一加法電路用于處理信號電平變化速度更快的部分積，m2個第一加法電路用于處理信號電平變化速度更慢的部分積。這樣一來，可以將全加器的翻轉(zhuǎn)集中在m1個第一加法電路中，從而降低乘加器組的功率。

10、在一種實現(xiàn)方式中，p個功能電路用于將部分積按照信號電平變化速度分為q份，輸出至不同的第一加法電路中，q為大于1的正整數(shù)。

11、上述實現(xiàn)方式中，通過將第一加法電路分為q部分，q部分第一加法電路分別用于處理信號電平變化速度不同的部分積。這樣一來，可以將全加器的翻轉(zhuǎn)集中在部分第一加法電路中，從而降低乘加器組的功率。

12、在一種實現(xiàn)方式中，第二加法電路包括第一子電路和第二子電路。其中，第一子電路和第二子電路，分別用于對來自第一加法電路的數(shù)據(jù)進行求和。m個第一加法電路的輸出端分別連接第一子電路的輸入端和第二子電路的輸入端。m個第一加法電路，具體用于將第一求和結(jié)果中的第一數(shù)據(jù)集合輸出至第一子電路，將第一求和結(jié)果中第二數(shù)據(jù)集合輸出至第二子電路，第一數(shù)據(jù)集合中的數(shù)據(jù)比第二數(shù)據(jù)集合中的數(shù)據(jù)的信號電平變化速度更快。

13、上述實現(xiàn)方式中，通過將第二加法電路分為兩部分(即第一子電路和第二子電路)。其中，第一子電路用于處理信號電平變化速度更快的第一數(shù)據(jù)集合，第二子電路用于處理信號電平變化速度更快的第二數(shù)據(jù)集合。這樣一來，可以將全加器的翻轉(zhuǎn)集中在第二子電路中，從而降低乘加器組的功率。

14、在一種實現(xiàn)方式中，第二加法電路包括s個子電路，s個子電路，分別用于對來自第一加法電路的數(shù)據(jù)進行求和。m個第一加法電路，具體用于將第一求和結(jié)果按照信號電平變化速度分為s份輸出數(shù)據(jù)，并將s份輸出數(shù)據(jù)分別輸出至s個子電路中。

15、上述實現(xiàn)方式中，通過將第二加法電路分為s個子電路，s個子電路分別用于處理信號電平變化速度不同的輸出數(shù)據(jù)。這樣一來，可以將全加器的翻轉(zhuǎn)集中在部分子電路中，從而降低乘加器組的功率。

16、在一種實現(xiàn)方式中，n個功能電路分別按照基2的方式進行編碼得到部分積，或者n個功能電路分別按照基4的方式進行編碼得到部分積，或者n個功能電路分別按照基8的方式進行編碼得到部分積。

17、第二方面，提供一種乘積累加方法，應(yīng)用于乘加器組，該方法包括：對n組被乘數(shù)和乘數(shù)進行編碼，得到n組部分積。將n組部分積劃分為m份部分積進行求和，得到m個第一求和結(jié)果，其中至少一份部分積包括來自不同組的部分積；n為大于2的正整數(shù)，m為大于1的正整數(shù)。將m個第一求和結(jié)果進行求和，得到第二求和結(jié)果。

18、在一種實現(xiàn)方式中，n組部分積中包括p組部分積，p組部分積中每組部分積被劃分至m份部分積中的多份部分積中，其中p為正整數(shù)。

19、在一種實現(xiàn)方式中，p組部分積中不同數(shù)位上的乘數(shù)與被乘數(shù)進行編碼得到的部分積被劃分至m份部分積中不同份的部分積中。

20、在一種實現(xiàn)方式中，p組部分積中第一部分積集合被劃分至m份部分積中的m1份部分積中，p組部分積中第二部分積集合被劃分至m份部分積中的m2份部分積中；其中，m1份部分積和m2份部分積不同，第一部分積集合中的部分積比第二部分積集合中的部分積的信號電平變化速度更快。

21、在一種實現(xiàn)方式中，p組部分積中各組部分積按照信號電平變化速度分為q份，并劃分至m份部分積中的q份部分積中。

22、在一種實現(xiàn)方式中，將m個第一求和結(jié)果進行求和，得到第二求和結(jié)果，包括：將m個第一求和結(jié)果中的第一數(shù)據(jù)集合進行求和，得到第三求和結(jié)果；將m個第一求和結(jié)果中的第二數(shù)據(jù)集合進行求和，得到第四求和結(jié)果；第一數(shù)據(jù)集合中的數(shù)據(jù)比所述第二數(shù)據(jù)集合中的數(shù)據(jù)的信號電平變化速度更快。

23、在一種實現(xiàn)方式中，將所述m個第一求和結(jié)果進行求和，得到第二求和結(jié)果，包括：將m個第一求和結(jié)果按照信號電平變化速度分為s份數(shù)據(jù)，并對s份數(shù)據(jù)分別進行求和，得到s個求和結(jié)果。

24、在一種實現(xiàn)方式中，對n組被乘數(shù)和乘數(shù)進行編碼，得到n組部分積，包括：對n組被乘數(shù)和乘數(shù)按照基2的方式進行編碼，得到n組部分積；或者，對n組被乘數(shù)和乘數(shù)按照基4的方式進行編碼，得到n組部分積；或者，對n組被乘數(shù)和乘數(shù)按照基8的方式進行編碼，得到n組部分積。

25、第三方面，提供一種芯片，該芯片包括處理器和如第一方面或第一方面中任一實現(xiàn)方式的乘加器組。

26、在一種實現(xiàn)方式中，處理器為神經(jīng)網(wǎng)絡(luò)處理器npu。

27、第四方面，提供一種電子設(shè)備，包括印刷線路板以及如第三方面或第三方面中實現(xiàn)方式的芯片；芯片與印刷線路板電連接。