本發(fā)明涉及fpga，具體涉及一種數(shù)字波束合成芯片在fpga驗(yàn)證時(shí)的裁剪方法。

背景技術(shù)：

1、數(shù)字波束合成是一種先進(jìn)的信號(hào)處理技術(shù)，它通過(guò)將多個(gè)天線(xiàn)元件的信號(hào)進(jìn)行加權(quán)、相位調(diào)整和合成，形成一個(gè)方向性的波束，從而實(shí)現(xiàn)對(duì)信號(hào)的聚集和抑制。數(shù)字波束合成芯片整體呈對(duì)稱(chēng)性結(jié)構(gòu)設(shè)計(jì)，分為兩個(gè)光纖組，每組多個(gè)光纖，每個(gè)光纖的數(shù)據(jù)通過(guò)多個(gè)serdes串行解串器接外部數(shù)據(jù)，經(jīng)過(guò)串并轉(zhuǎn)換后的數(shù)據(jù)經(jīng)過(guò)數(shù)據(jù)解包，每個(gè)數(shù)據(jù)包再加權(quán)進(jìn)行初次波束合成，把每個(gè)光纖合成后的數(shù)據(jù)傳輸?shù)街卸颂幚砟K；在該中端處理模塊中包含了指令解析、權(quán)值管理和光纖間數(shù)據(jù)抽取等功能，能夠把單組內(nèi)每個(gè)光纖的所有數(shù)據(jù)都傳輸?shù)街行哪K。在中心模塊中，主要是把兩個(gè)組間的數(shù)據(jù)再次進(jìn)行波束合成，同時(shí)該模塊可能還包含一些指令和參數(shù)管理之類(lèi)的輔助模塊。

2、fpga即現(xiàn)場(chǎng)可編程門(mén)陣列，是一種基于可編程邏輯單元和可編程連線(xiàn)資源的集成電路芯片，廣泛應(yīng)用于信號(hào)處理、硬件設(shè)計(jì)和網(wǎng)絡(luò)通信等多個(gè)領(lǐng)域。fpga原型驗(yàn)證是在特定芯片制造之前基于fpga的一種驗(yàn)證方法，能夠用fpga來(lái)驗(yàn)證特定芯片的各項(xiàng)功能，在驗(yàn)證時(shí)，可以通過(guò)將特定芯片相關(guān)的設(shè)計(jì)代碼，也就是將rtl代碼移植到fpga中，在特定芯片流片前盡可能驗(yàn)證各項(xiàng)功能，從而查驗(yàn)特定芯片中潛在的問(wèn)題，使軟件開(kāi)發(fā)人員能提前進(jìn)入特定芯片的測(cè)試階段。相比于波形仿真和加速器驗(yàn)證，fpga更接近特定芯片的真實(shí)使用場(chǎng)景，驗(yàn)證結(jié)果更加準(zhǔn)確。

3、目前，數(shù)字波束合成芯片在進(jìn)行fpga驗(yàn)證時(shí)，對(duì)fpga的資源需求就是對(duì)fpga的引腳和容量的需求，單個(gè)fpga的內(nèi)部容量和引腳數(shù)量有限，無(wú)法容納下數(shù)字波束合成芯片的所有邏輯和驗(yàn)證需求，一般采用兩種方法進(jìn)行解決：其一，生成數(shù)字波束合成芯片相關(guān)的完整網(wǎng)表，然后分別分割到多個(gè)fpga上，依靠fpga的數(shù)量來(lái)彌補(bǔ)單個(gè)fpga資源不足的問(wèn)題；其二，對(duì)數(shù)字波束合成芯片的原始代碼進(jìn)行裁剪，在盡可能保證被驗(yàn)證的功能完整的情況下，裁剪掉一些無(wú)用或者不重要的邏輯代碼。

4、但是，目前采取的這些措施至少包含以下兩種問(wèn)題：

5、1）單純依靠增加fpga的數(shù)量來(lái)滿(mǎn)足數(shù)字波束合成芯片的驗(yàn)證，成本過(guò)高，同時(shí)，驗(yàn)證過(guò)程非常繁瑣，需要不斷調(diào)試大量的fpga進(jìn)行相關(guān)操作；

6、2）進(jìn)行代碼裁剪時(shí)，如果裁剪的少，則依然需要大量的fpga來(lái)進(jìn)行驗(yàn)證，裁剪的效果不佳；如果裁剪的多了，會(huì)導(dǎo)致驗(yàn)證的效果嚴(yán)重降低，可能會(huì)有大量功能無(wú)法驗(yàn)證或者驗(yàn)證時(shí)數(shù)據(jù)不全。

技術(shù)實(shí)現(xiàn)思路

1、針對(duì)上述兩個(gè)問(wèn)題，本發(fā)明的目的是提出一種數(shù)字波束合成芯片在fpga驗(yàn)證時(shí)的裁剪方法，通過(guò)至少一次裁剪，能夠用一個(gè)fpga就實(shí)現(xiàn)數(shù)字波束合成芯片的驗(yàn)證，同時(shí)最大程度的兼顧驗(yàn)證效果的全面性，也有效降低了成本；此外，還在至少一次裁剪后設(shè)計(jì)了ip核替換，從而有效的檢驗(yàn)裁剪的準(zhǔn)確性和有效性。

2、通過(guò)以下技術(shù)方案實(shí)現(xiàn)的：

3、一種數(shù)字波束合成芯片在fpga驗(yàn)證時(shí)的裁剪方法，包括如下步驟：

4、s1、進(jìn)行第一次裁剪：對(duì)數(shù)字波束合成芯片進(jìn)行第一次裁剪，減少數(shù)字波束合成芯片中sram的容量和兩個(gè)光纖組中的光纖數(shù)量；

5、s2、進(jìn)行情況判斷：經(jīng)過(guò)步驟s1的第一次裁剪后，判斷fpga對(duì)數(shù)字波束合成芯片的驗(yàn)證屬于第一情況還是屬于第二情況；其中，第一情況包括：fpga滿(mǎn)足對(duì)數(shù)字波束合成芯片的驗(yàn)證需求；第二情況包括：fpga不滿(mǎn)足對(duì)數(shù)字波束合成芯片的驗(yàn)證需求，進(jìn)行第二次裁剪，將兩個(gè)光纖組拆分為光纖間文件和光纖組間文件；

6、s3、進(jìn)行ip核替換：在步驟s2中的判斷屬于第一情況時(shí)，獲取第一次裁剪后的數(shù)字波束合成芯片中無(wú)法進(jìn)行綜合操作的第一資源，將第一資源用能被fpga識(shí)別的多個(gè)ip核進(jìn)行替換；在步驟s2中的判斷屬于第二情況時(shí)，獲取第二次裁剪后的數(shù)字波束合成芯片中無(wú)法進(jìn)行綜合操作的第二資源，將第二資源用能被fpga識(shí)別的多個(gè)ip核進(jìn)行替換；

7、s4、進(jìn)行功能驗(yàn)證：在完成步驟s3中的多個(gè)ip核進(jìn)行替換后，開(kāi)始進(jìn)行pfga對(duì)數(shù)字波束合成芯片的功能驗(yàn)證，記錄驗(yàn)證結(jié)果，判斷驗(yàn)證結(jié)果是否符合要求，若符合，則結(jié)束操作；若不符合，則重新返回步驟s1對(duì)數(shù)字波束合成芯片進(jìn)行第一次裁剪的步驟，進(jìn)行循環(huán)，直至結(jié)束操作。

8、通過(guò)第一次裁剪，可以有效保留數(shù)字波束合成芯片內(nèi)部的大量單元的功能，僅是減少了傳輸速率相關(guān)的資源；通過(guò)第二次裁剪，則可以進(jìn)一步減少驗(yàn)證時(shí)與光纖相關(guān)的邏輯資源，從而在盡可能保留數(shù)字波束合成芯片內(nèi)部的其他單元的基礎(chǔ)上，實(shí)現(xiàn)單個(gè)fpga對(duì)該芯片的驗(yàn)證；此外，在完成至少一次裁剪后，還對(duì)數(shù)字波束合成芯片中無(wú)法進(jìn)行綜合操作的資源進(jìn)行ip核替換，進(jìn)而展開(kāi)功能驗(yàn)證，從而準(zhǔn)確獲取到至少一次裁剪的操作的實(shí)際有效性。

9、優(yōu)選地，步驟s1中進(jìn)行第一次裁剪時(shí)，sram的容量最少不低于4m，每個(gè)光纖組中的光纖數(shù)量均不低于2條。第一次裁剪時(shí)，裁剪并且控制sram的容量和光纖數(shù)量，使得數(shù)字波束合成芯片能夠保持一定的基本功能和性能，不會(huì)因?yàn)椴眉暨^(guò)度而失去必要的處理能力或通信能力，同時(shí)也是為了盡可能的保證數(shù)字波束合成芯片的內(nèi)部資源的完整性。

10、優(yōu)選地，步驟s2中進(jìn)行第二次裁剪后，繼續(xù)將經(jīng)過(guò)第二次裁剪的數(shù)字波束合成芯片的網(wǎng)口以低速串口進(jìn)行替換。低速串口相比于網(wǎng)口，可以進(jìn)一步降低fpga在驗(yàn)證時(shí)的資源占用。

11、優(yōu)選地，在步驟s3中多個(gè)ip核進(jìn)行替換時(shí)，利用pll鎖相環(huán)替換第一資源或第二資源中的時(shí)鐘模塊，利用block?ram塊狀隨機(jī)存儲(chǔ)器替換第一資源或第二資源中的memory內(nèi)存，利用transceiver高速收發(fā)器替換第一資源或第二資源中的serdes串行解串器。

12、優(yōu)選地，利用pll鎖相環(huán)替換第一資源或第二資源中的時(shí)鐘模塊時(shí)，pll鎖相環(huán)至少用于支持對(duì)數(shù)字波束合成芯片中cpu的驗(yàn)證和對(duì)數(shù)字波束合成芯片中serdes串行解串器接口的驗(yàn)證。pll鎖相環(huán)的使用確保了時(shí)鐘信號(hào)的質(zhì)量，這對(duì)于cpu和serdes串行解串器接口這類(lèi)對(duì)時(shí)鐘精度要求較高的組件至關(guān)重要，既使得驗(yàn)證能夠順利進(jìn)行，又有助于提高驗(yàn)證的可靠性。

13、優(yōu)選地，利用transceiver高速收發(fā)器替換第一資源或第二資源中的serdes串行解串器時(shí)，transceiver高速收發(fā)器的參數(shù)限制為1g速率、20位的數(shù)據(jù)位寬和50mhz的并行數(shù)據(jù)速率。此處的參數(shù)限制是為了確保在fpga在驗(yàn)證時(shí)能夠滿(mǎn)足數(shù)字波束合成芯片的基本通信需求。

14、優(yōu)選地，步驟s4中功能驗(yàn)證至少包括單元測(cè)試、接口驗(yàn)證、性能評(píng)估和物理層測(cè)試。進(jìn)行多項(xiàng)驗(yàn)證，可以確保數(shù)字波束合成芯片在至少一次裁剪后的各個(gè)層面的功能能夠得到充分的測(cè)試，從而驗(yàn)證至少一次裁剪操作的準(zhǔn)確性和有效性。

15、本發(fā)明與現(xiàn)有技術(shù)相比具有的有益效果是：

16、本發(fā)明的技術(shù)方案，通過(guò)至少一次裁剪，能夠用一個(gè)fpga就實(shí)現(xiàn)數(shù)字波束合成芯片的驗(yàn)證，同時(shí)最大程度的兼顧驗(yàn)證效果的全面性，也有效降低了成本；此外，還在至少一次裁剪后設(shè)計(jì)了ip核替換，從而有效的檢驗(yàn)裁剪的準(zhǔn)確性和有效性。