，提供了環(huán)回機制，并且從而，當在從備用模式至正常模式的切換時剩余在副CPU側接收到的分組數(shù)據(jù)時，可以將分組數(shù)據(jù)從用于副CPU的RAM 50傳送至用于主CPU的RAM 30而無需執(zhí)行CPU間通信。此外，在主CPU側，可以如同接收到來自網(wǎng)絡的數(shù)據(jù)一樣來執(zhí)行對通過環(huán)回接收到的分組數(shù)據(jù)的處理。
[0093](第四實施方式)
[0094]接下來，描述第四實施方式。
[0095]在DMA控制器10中，當將要被使用的DMA通道從副CPU通道1lB切換至主CPU通道1lA時，不知道在從網(wǎng)絡傳送分組數(shù)據(jù)時的定時，并且因此，存在僅在切換DMA通道之前將分組輸入至副CPU側的情況。在這種情況下，需要將分組數(shù)據(jù)從副CPU側傳送至主CPU偵牝并且如果將在接收到要被傳送的分組之后接收到的分組在要被傳送的分組之前輸入至主CPU側，則在主CPU側會發(fā)生分組順序顛倒并且這會造成通信質量惡化。
[0096]因此，在第四實施方式的DMA控制器10中，如圖12所示，提供了緩沖器控制部分108，并且在信號切換部分104中提供了指令處理部分144，并且進行控制使得即使在通過環(huán)回傳送分組數(shù)據(jù)期間在分組數(shù)據(jù)保存緩沖器106中存在接收的數(shù)據(jù)也不執(zhí)行閱讀。圖12是示出了根據(jù)第四實施方式的包括DMA控制器的信息處理系統(tǒng)的配置示例的圖。在圖12中，針對具有與圖1、圖7和圖10所示的部件的功能相同的功能的部件使用相同的附圖標記和符號，并且不進行贅述。
[0097]指令處理部分144接收來自副CPU的通過環(huán)回傳送分組數(shù)據(jù)的啟動和停止的指令，并且向環(huán)回處理部分143通知通過環(huán)回進行傳送的啟動和停止。緩沖器控制部分108根據(jù)來自指令處理部分144的通知來對控制分組數(shù)據(jù)保存緩沖器106的閱讀。當從指令處理部分144接收到停止該閱讀的指令時，緩沖器控制部分108抑制對分組數(shù)據(jù)保存緩沖器106處接收到的分組數(shù)據(jù)的閱讀。當從指令處理部分144接收到重啟閱讀的指令時，緩沖器控制部分108在接收到該指令的定時重啟對分組數(shù)據(jù)保存緩沖器106的閱讀。
[0098]根據(jù)第四實施方式的信息處理系統(tǒng)的操作與第一實施方式中的操作的不同在于(PU切換處理。然而其他的操作與圖5所示的第一實施方式中的操作相同。圖13是示出了根據(jù)第四實施方式的CPU切換處理的流程圖。注意，在圖13中，在CPU切換處理中示出了在從備用模式至正常模式的轉換時的處理。在從正常模式至備用模式的轉換時的處理與第二實施方式中的處理相同，并且執(zhí)行圖9所示的處理。
[0099]在根據(jù)第四實施方式的CPU切換處理中，在使用主CPU 20的處理即正常模式時激活直到在此之前被停止的主CPU 20，(S701)。此后，步驟S702至步驟S707中的處理與根據(jù)圖6所示的第一實施方式的步驟S403至步驟S408中的處理相同，并且因此不進行描述。
[0100]當從通道切換部分104接收到模式切換完成的通知時，副CPU 40指示通道切換部分104的指令處理部分144關掉緩沖器控制部分108(S708)。接收到來自副CPU 40的指令的指令處理部分144向緩沖器控制部分108指示停止對分組數(shù)據(jù)保存緩沖器160的閱讀(S709)。從而抑制對分組數(shù)據(jù)保存緩沖器160處接收到的分組數(shù)據(jù)的閱讀。
[0101]隨后，通道切換部分104通過通道自動分配基于來自副CPU 40的設置信息由環(huán)回處理部分143來選擇環(huán)回(S710)，并且執(zhí)行對剩余的接收分組數(shù)據(jù)的傳送(S711)。從而，經由副CPU通道1lB的發(fā)送通道121B、通道切換部分104的環(huán)回處理部分143和主CPU通道1lA的接收通道111A，將分組數(shù)據(jù)從用于副CPU的RAM50傳送至用于主CPU的RAM30。
[0102]當從用于副CPU的RAM 50向用于主CPU的RAM 30傳送剩余的接收分組數(shù)據(jù)被完成時，副CPU 40指示指令處理部分144開啟緩沖器控制部分108 (S712)。接收到來自副CPU40的指令的指令處理部分144向緩沖器控制部分108指示重啟對分組數(shù)據(jù)保存緩沖器106的閱讀(S713)。從而重啟對分組數(shù)據(jù)保存緩沖器106的閱讀，并且將分組數(shù)據(jù)保存緩沖器106處保持的數(shù)據(jù)按順序輸入至主CPU通道101A。
[0103]根據(jù)第四實施方式,與第一實施方式相同，可以執(zhí)行模式切換，而無需在執(zhí)行模式切換時執(zhí)行信息的重置同時停止DMA操作(即，無需中斷DMA操作)。此外，可以防止在DMA通道的切換時會發(fā)生的接收分組數(shù)據(jù)的順序顛倒。因此，能夠在不招致由分組丟失和分組的順序顛倒造成的通信質量惡化的情況下實現(xiàn)模式切換，并且可以使得能夠通過降低信息處理系統(tǒng)處的功耗實現(xiàn)節(jié)能。
[0104]在上述描述中，在通過環(huán)回傳送分組數(shù)據(jù)期間停止對分組數(shù)據(jù)保存緩沖器106的閱讀，然而可以在不停止對分組數(shù)據(jù)保存緩沖器106的閱讀的情況下將在通過環(huán)回傳送分組數(shù)據(jù)期間從網(wǎng)絡接收到的分組數(shù)據(jù)傳送至副CPU通道1lB的接收通道111B。對分組數(shù)據(jù)保存緩沖器106的閱讀可以被控制成僅在完成剩余的接收分組數(shù)據(jù)的傳送并且停止通過環(huán)回進行的傳送之前停止。
[0105]附帶地，應當在所有方面將上述實施方式考慮為說明性的并且非限制的。S卩，在不脫離本發(fā)明的精神或本質特性的情況下可以以其他特定形式來實施本發(fā)明。
[0106]所公開的DMA控制器能夠在不中斷DMA操作的情況下執(zhí)行通道的切換，并且可以在不招致由分組丟失造成的通信質量惡化的情況下進行模式切換。
【主權項】
1.一種直接存儲器存取控制器，包括: 第一通道，所述第一通道包括第一接收通道和第一發(fā)送通道，并且所述第一通道根據(jù)從第一存儲器獲取的描述符、通過直接存儲器存取來執(zhí)行數(shù)據(jù)傳送； 第二通道，所述第二通道包括第二接收通道和第二發(fā)送通道，并且所述第二通道根據(jù)從第二存儲器獲取的描述符、通過直接存儲器存取來執(zhí)行數(shù)據(jù)傳送； 模式設置寄存器；以及 通道切換部分，所述通道切換部分根據(jù)在所述模式設置寄存器處設置的信息在所述第一通道與所述第二通道之間選擇一個通道，所述通道切換部分檢測要被傳送的分組的邊界，并且所述通道切換部分在所檢測到的分組的邊界處執(zhí)行至所選擇的通道的切換。
2.根據(jù)權利要求1所述的直接存儲器存取控制器， 其中，所述通道切換部分包括環(huán)回處理部分，所述環(huán)回處理部分在從所述第二通道至所述第一通道的切換被執(zhí)行時將從所述第二發(fā)送通道發(fā)送的數(shù)據(jù)傳送至所述第一接收通道。
3.根據(jù)權利要求2所述的直接存儲器存取控制器，還包括: 存儲所接收到的數(shù)據(jù)的緩沖器， 其中，所述通道切換部分在由所述環(huán)回處理部分執(zhí)行數(shù)據(jù)的傳送時抑制從所述緩沖器讀數(shù)據(jù)，并且所述通道切換部分在所述環(huán)回處理部分傳送所述數(shù)據(jù)之后從所述緩沖器讀所述數(shù)據(jù)并且將所述數(shù)據(jù)傳送至所述第一通道。
4.根據(jù)權利要求1所述的直接存儲器存取控制器， 其中，在從所述第一通道至所述第二通道的切換被執(zhí)行時，在通過所述通道切換部分檢測到的分組的邊界處執(zhí)行所述第一發(fā)送通道的重置處理。
5.根據(jù)權利要求1所述的直接存儲器存取控制器， 其中，在所述模式設置寄存器處設置表示是第一模式還是第二模式的信息，所述第二模式為與所述第一模式相比功耗較低的操作模式，以及 所述通道切換部分在所述模式設置寄存器處所設置的信息表示所述第一模式時選擇所述第一通道，并且所述通道切換部分在所述模式設置寄存器處所設置的信息表示所述第二模式時選擇所述第二通道。
6.根據(jù)權利要求1所述的直接存儲器存取控制器， 其中，所述通道切換部分基于所述要被傳送的分組的報頭信息來檢測所述分組的邊界。
7.一種直接存儲器存取控制器的控制方法，所述直接存儲器存取控制器包括:第一通道，所述第一通道包括第一接收通道和第一發(fā)送通道，并且所述第一通道根據(jù)從第一存儲器獲取的描述符、通過直接存儲器存取來執(zhí)行數(shù)據(jù)傳送；第二通道，所述第二通道包括第二接收通道和第二發(fā)送通道，并且所述第二通道根據(jù)從第二存儲器獲取的描述符、通過直接存儲器存取來執(zhí)行數(shù)據(jù)傳送；以及模式設置寄存器，所述控制方法包括: 通過所述直接存儲器存取控制器的通道切換部分、根據(jù)在所述模式設置寄存器處設置的信息來在所述第一通道與所述第二通道之間選擇一個通道；以及 通過所述通道切換部分來檢測要被傳送的分組的邊界并且在所檢測到的分組的邊界處執(zhí)行至所選擇的通道的切換。
8.—種信息處理系統(tǒng),包括: 第一 CPU和第一存儲器； 第二 CPU和第二存儲器，所述第二 CPU和所述第二存儲器分別與所述第一 CPU和所述第一存儲器不同；以及 直接存儲器存取控制器， 其中，所述直接存儲器存取控制器包括: 第一通道，所述第一通道包括第一接收通道和第一發(fā)送通道，并且所述第一通道根據(jù)從所述第一存儲器獲取的描述符、通過直接存儲器存取來執(zhí)行數(shù)據(jù)傳送； 第二通道，所述第二通道包括第二接收通道和第二發(fā)送通道，并且所述第二通道根據(jù)從所述第二存儲器獲取的描述符、通過直接存儲器存取來執(zhí)行數(shù)據(jù)傳送； 模式設置寄存器，在所述模式設置寄存器中設置表示是否停止所述第一 CPU和所述第一存儲器的信息；以及 通道切換部分，所述通道切換部分根據(jù)在所述模式設置寄存器處所設置的信息在所述第一通道與所述第二通道之間選擇一個通道，所述通道切換部分檢測要被傳送的分組的邊界，并且所述通道切換部分在所檢測到的分組的邊界處執(zhí)行至所選擇的通道的切換。
9.根據(jù)權利要求8所述的信息處理系統(tǒng)， 其中，當根據(jù)在所述模式設置寄存器處設置的信息來執(zhí)行從所述第一通道至所述第二通道的切換時，在切換至所述第二通道之后切斷至所述第一 CPU和所述第一存儲器的電力。
【專利摘要】本發(fā)明提供一種直接存儲器存取控制器、其控制方法以及信息處理系統(tǒng)。提供兩個通道：主CPU通道和副CPU通道，該主CPU通道和副CPU通道各自均包括接收通道和發(fā)送通道并且各自均根據(jù)描述符、通過DMA來執(zhí)行數(shù)據(jù)傳送。通道切換部分根據(jù)模式設置寄存器處設置的信息選擇主CPU通道或副CPU通道，并且該通道切換部分在要被傳送的分組的邊界處執(zhí)行通道的切換，從而能夠在不中斷DMA操作的情況下實現(xiàn)通道的切換。
【IPC分類】G06F13-28
【公開號】CN104572526
【申請?zhí)枴緾N201410478629
【發(fā)明人】奧田崇, 岡本諭
【申請人】富士通半導體股份有限公司
【公開日】2015年4月29日
【申請日】2014年9月18日
【公告號】US20150120983