如FinFET等多柵極裝置)，所述半導(dǎo)體技術(shù)具有其電路的故障率與“使用”(即，接通和斷開(kāi))其的頻率有關(guān)的特征，那么互連模塊106可基于嘗試在“等效路徑”中平均地分配工作以最大化半導(dǎo)體的使用壽命，選擇一個(gè)高速緩沖存儲(chǔ)器成為介入者。
[0071]出于解釋的目的，假定互連模塊106已選定處理器核心120的高速緩沖存儲(chǔ)器152作為向提出請(qǐng)求的處理器134提供所請(qǐng)求的高速緩存線O的介入者，因?yàn)楦咚倬彺婢€O表示最低等待時(shí)間、最小功率、最高速度等。選擇通過(guò)高速緩沖存儲(chǔ)器152中所描繪的命名“CL0:1N”指示。
[0072]在框408中，方法400通知選定的擁有處理器向提出請(qǐng)求的處理器核心提供所請(qǐng)求的高速緩存線。在一或多個(gè)實(shí)施方案中，窺探模塊176與總線信令模塊178交互，以使得總線信令模塊178可通知處理器核心120中的高速緩沖存儲(chǔ)器152向提出請(qǐng)求的處理器134提供高速緩存線O。隨后，總線信令模塊178通知處理器核心120使其高速緩沖存儲(chǔ)器152向處理器核心134提供高速緩存線O。例如，總線信令模塊178可聲明通知處理器核心120使其高速緩沖存儲(chǔ)器152向處理器核心134提供高速緩存線O的“IntervenelfValid”信號(hào)202。
[0073]在框410中，選定的擁有處理器向提出請(qǐng)求的處理器提供所請(qǐng)求的高速緩存線。在一或多個(gè)實(shí)施方案中，響應(yīng)于來(lái)自總線信令模塊178的“IntervenelfValid”信號(hào)202，用于處理器核心120的高速緩沖存儲(chǔ)器152向處理器核心134提供高速緩存線O。
[0074]盡管在本發(fā)明中依序描述各種方法的步驟和決策，但是這些步驟和決策中的一些可通過(guò)分離元件結(jié)合地或并行地、異步地或同步地以管線化方式或以其它方式來(lái)執(zhí)行。不存在步驟和決策應(yīng)以此描述中所列舉的相同順序執(zhí)行的特定要求，除了其中明確地指示如此之外，否則可以其它方式或依本身所需要，使內(nèi)容脈絡(luò)清晰。然而，應(yīng)注意，在選定變化形式中以上文所描述的順序執(zhí)行步驟和決策。另外，根據(jù)本發(fā)明的每一實(shí)施例/變化形式中，可能不是每一所說(shuō)明的步驟和決策都需要，而尚未特別說(shuō)明的一些步驟和決策在根據(jù)本發(fā)明的一些實(shí)施例/變化形式中可為合意的或必需的。
[0075]所屬領(lǐng)域的技術(shù)人員將理解，可使用多種不同技術(shù)和技藝中的任一者來(lái)表示信息和信號(hào)。例如，可由電壓、電流、電磁波、磁場(chǎng)或磁粒子、光場(chǎng)或光粒子或其任何組合來(lái)表不可在整個(gè)以上描述中參考的數(shù)據(jù)、指令、命令、信息、信號(hào)、位、符號(hào)和碼片。
[0076]所屬領(lǐng)域的技術(shù)人員將進(jìn)一步了解，可將結(jié)合本文中揭示的實(shí)施例所描述的各種說(shuō)明性邏輯塊、模塊、電路和算法步驟實(shí)施為電子硬件、計(jì)算機(jī)軟件或兩者的組合。為清楚地展示硬件與軟件的此互換性，上文已就各種說(shuō)明性組件、塊、模塊、電路和步驟的功能性而對(duì)其加以大體描述。將此功能性是實(shí)施為硬件、軟件還是硬件與軟件的組合取決于特定應(yīng)用和施加于整個(gè)系統(tǒng)上的設(shè)計(jì)約束。熟練的技術(shù)人員可針對(duì)每一特定應(yīng)用以不同方式來(lái)實(shí)施所描述的功能性，但此類實(shí)施決策不應(yīng)被解釋為導(dǎo)致脫離本發(fā)明的范圍。
[0077]結(jié)合本文所揭示的實(shí)施例而描述的方法或算法的步驟可直接體現(xiàn)在硬件、由處理器執(zhí)行的軟件模塊或所述兩者的組合中。軟件模塊可駐留在RAM存儲(chǔ)器、快閃存儲(chǔ)器、ROM存儲(chǔ)器、EPROM存儲(chǔ)器、EEPROM存儲(chǔ)器、寄存器、硬盤(pán)、可移動(dòng)磁盤(pán)、⑶-ROM，或此項(xiàng)技術(shù)中已知的任何其它形式的存儲(chǔ)媒體中。示范性存儲(chǔ)媒體耦合到處理器，使得處理器可從存儲(chǔ)媒體讀取信息及將信息寫(xiě)入存儲(chǔ)媒體。在替代方案中，存儲(chǔ)媒體可與處理器成一體式。處理器和存儲(chǔ)媒體可駐留在ASIC中。ASIC可駐留在接入終端中?；蛘?，處理器和存儲(chǔ)媒體可作為離散組件駐留在接入終端中。
[0078]提供對(duì)所揭示的實(shí)施例的先前描述以使得所屬領(lǐng)域的技術(shù)人員能夠制作或使用本發(fā)明。對(duì)這些實(shí)施例的各種修改對(duì)所屬領(lǐng)域的技術(shù)人員來(lái)說(shuō)將是顯而易見(jiàn)的，且在不脫離本發(fā)明的精神或范圍的情況下，本文所界定的一般原理可應(yīng)用于其它實(shí)施例。因此，本發(fā)明并不意圖限于本文所展示的實(shí)施例，而應(yīng)被賦予與本文所揭示的原理和新穎特征相一致的最廣泛范圍。
【主權(quán)項(xiàng)】
1.一種方法，其包括: 從計(jì)算機(jī)系統(tǒng)中的提出請(qǐng)求的處理器獲取讀取所請(qǐng)求的高速緩存線的請(qǐng)求； 確定與一或多個(gè)擁有處理器相關(guān)聯(lián)的一或多個(gè)高速緩沖存儲(chǔ)器包含所述所請(qǐng)求的高速緩存線； 從所述一或多個(gè)擁有處理器當(dāng)中選擇擁有處理器來(lái)向所述提出請(qǐng)求的處理器提供所述所請(qǐng)求的高速緩存線，其中所述選擇所述擁有處理器是基于一或多個(gè)變量;以及 通知所述選定的擁有處理器向所述提出請(qǐng)求的處理器提供所述所請(qǐng)求的高速緩存線。2.根據(jù)權(quán)利要求1所述的方法，其進(jìn)一步包括維持用于與所述一或多個(gè)擁有處理器相關(guān)聯(lián)的高速緩存線的條目目錄。3.根據(jù)權(quán)利要求1所述的方法，其中選擇與一個(gè)擁有處理器相關(guān)聯(lián)的所述高速緩沖存儲(chǔ)器包含比較與一個(gè)擁有處理器相關(guān)聯(lián)的變量和與至少一個(gè)其它擁有處理器相關(guān)聯(lián)的變量。4.根據(jù)權(quán)利要求3所述的方法，其中比較與一個(gè)擁有處理器相關(guān)聯(lián)的所述變量和與所述至少一個(gè)其它擁有處理器相關(guān)聯(lián)的所述變量包含比較等效變量。5.根據(jù)權(quán)利要求1所述的方法，其中所述一或多個(gè)變量包含所述計(jì)算機(jī)系統(tǒng)的拓?fù)洹?.根據(jù)權(quán)利要求1所述的方法，其中所述一或多個(gè)變量包含所述計(jì)算機(jī)系統(tǒng)的功率狀??τ O7.根據(jù)權(quán)利要求1所述的方法，其中所述一或多個(gè)變量包含所述計(jì)算機(jī)系統(tǒng)的頻率。8.根據(jù)權(quán)利要求1所述的方法，其中所述一或多個(gè)變量包含所述計(jì)算機(jī)系統(tǒng)的等待時(shí)間。9.根據(jù)權(quán)利要求1所述的方法，其中所述一或多個(gè)變量包含所述計(jì)算機(jī)系統(tǒng)的利用率。10.根據(jù)權(quán)利要求1所述的方法，其中所述一或多個(gè)變量包含所述計(jì)算機(jī)系統(tǒng)的磨損均衡。11.根據(jù)權(quán)利要求1所述的方法，其中所述一或多個(gè)變量包含所述計(jì)算機(jī)系統(tǒng)的負(fù)載。12.—種用于在計(jì)算機(jī)系統(tǒng)中執(zhí)行高速緩存介入的設(shè)備，所述計(jì)算機(jī)系統(tǒng)具有多個(gè)處理器和相關(guān)聯(lián)的尚速緩沖存儲(chǔ)器，其中所述相關(guān)聯(lián)的尚速緩沖存儲(chǔ)器包含一或多個(gè)尚速緩存線，所述設(shè)備包括: 窺探模塊，其經(jīng)配置以: 獲取來(lái)自提出請(qǐng)求的處理器對(duì)讀取所請(qǐng)求的高速緩存線的請(qǐng)求；以及確定與一或多個(gè)擁有處理器相關(guān)聯(lián)的一或多個(gè)高速緩沖存儲(chǔ)器包含所述所請(qǐng)求的高速緩存線； 變量模塊，其經(jīng)配置以跟蹤與所述計(jì)算機(jī)系統(tǒng)相關(guān)聯(lián)的一或多個(gè)變量，其中所述窺探模塊進(jìn)一步經(jīng)配置以基于所述一或多個(gè)變量，選擇擁有處理器來(lái)向所述提出請(qǐng)求的處理器提供所述所請(qǐng)求的高速緩存線；以及 信令模塊，其經(jīng)配置以用信號(hào)通知所述選定的擁有處理器向所述提出請(qǐng)求的處理器提供所述所請(qǐng)求的高速緩存線。13.根據(jù)權(quán)利要求12所述的設(shè)備，其中所述一或多個(gè)變量包含所述計(jì)算機(jī)系統(tǒng)的拓?fù)洹?4.根據(jù)權(quán)利要求12所述的設(shè)備，其中與所述多個(gè)處理器和相關(guān)聯(lián)的高速緩沖存儲(chǔ)器相關(guān)聯(lián)的所述一或多個(gè)變量包含所述計(jì)算機(jī)系統(tǒng)的功率狀態(tài)。15.根據(jù)權(quán)利要求12所述的設(shè)備，其中所述一或多個(gè)變量包含所述計(jì)算機(jī)系統(tǒng)的頻率。16.根據(jù)權(quán)利要求12所述的設(shè)備，其中所述一或多個(gè)變量包含多處理器架構(gòu)的等待時(shí)間。17.根據(jù)權(quán)利要求12所述的設(shè)備，其中所述一或多個(gè)變量包含所述計(jì)算機(jī)系統(tǒng)的利用率。18.根據(jù)權(quán)利要求12所述的設(shè)備，其中所述一或多個(gè)變量包含所述計(jì)算機(jī)系統(tǒng)的磨損均衡。19.根據(jù)權(quán)利要求12所述的設(shè)備，其中所述一或多個(gè)變量包含所述計(jì)算機(jī)系統(tǒng)的負(fù)載。20.—種包含數(shù)據(jù)的非暫時(shí)性計(jì)算機(jī)可讀存儲(chǔ)媒體，所述數(shù)據(jù)當(dāng)通過(guò)機(jī)器存取時(shí)，使所述機(jī)器執(zhí)行操作，所述操作包括: 從計(jì)算機(jī)系統(tǒng)中的提出請(qǐng)求的處理器獲取讀取所請(qǐng)求的高速緩存線的請(qǐng)求； 確定與一或多個(gè)擁有處理器相關(guān)聯(lián)的一或多個(gè)高速緩沖存儲(chǔ)器包含所述所請(qǐng)求的高速緩存線； 從所述一或多個(gè)擁有處理器當(dāng)中選擇擁有處理器來(lái)向所述提出請(qǐng)求的處理器提供所述所請(qǐng)求的高速緩存線，其中選擇所述擁有處理器是基于一或多個(gè)變量;以及 通知所述選定的擁有處理器向所述提出請(qǐng)求的處理器提供所述所請(qǐng)求的高速緩存線。
【專利摘要】一種低等待時(shí)間的高速緩存介入機(jī)構(gòu)實(shí)施窺探過(guò)濾器以動(dòng)態(tài)地選擇介入者高速緩沖存儲(chǔ)器，以用于計(jì)算機(jī)系統(tǒng)的多處理器架構(gòu)中的高速緩存“命中”。所述介入者的所述選擇是基于例如所述計(jì)算機(jī)系統(tǒng)的等待時(shí)間、拓?fù)?、頻率、利用率、負(fù)載、磨損均衡和/或功率狀態(tài)等變量。
【IPC分類】G06F13/16
【公開(kāi)號(hào)】CN105531683
【申請(qǐng)?zhí)枴緾N201480049215
【發(fā)明人】J·G·麥克唐納, J·P·S·賈納桑, T·P·施派爾, E·F·羅賓森, J·L·帕納維哈, T·Q·特羅
【申請(qǐng)人】高通股份有限公司
【公開(kāi)日】2016年4月27日
【申請(qǐng)日】2014年8月19日
【公告號(hào)】EP3044683A1, US20150074357, WO2015034667A1