20處的第二跳轉(zhuǎn)候選23e，并且以格雷編碼的方式經(jīng)過位置21f正常遞增至最終存儲器位置21h。有利的是，新跳轉(zhuǎn)機會根據(jù)任何新的碼字產(chǎn)生，從而能夠在任意周期中根據(jù)業(yè)務類型動態(tài)地重新計算至目標的路徑(自適應算法)。
[0044]現(xiàn)在參考圖7，將描述FIFO存儲器電路12的示例性硬件實施例。FIFO存儲器電路12示例性地包括處理電路裝置31，所述處理電路裝置31包括格雷編碼塊32和耦合至其的選擇格雷碼塊33 AIFO存儲器電路12示例性地包括耦合至選擇格雷碼塊33的指針塊34、耦合至處理電路裝置的指針格雷碼塊35、耦合至指針格雷碼塊的強制(brute force)同步器塊36、耦合至強制同步器塊的指針格雷碼同步器塊37、耦合至指針格雷碼同步器塊的格雷碼譯碼塊38、以及耦合至格雷碼譯碼器塊的指針同步器塊39。
[0045]圖7將核塊(處理電路裝置31)公開為了編碼器等效電路，其包括候選產(chǎn)生器(格雷編碼塊32)和候選選擇器(選擇格雷碼塊33)。在圖8中示出了核塊的更多細節(jié)。
[0046]核塊使用當前的二進制指針值(指針塊34)以生成類似格雷碼的指針(指針格雷碼塊35)。特別是，核塊用作典型的格雷碼編碼器，但是事實上，其能夠提供方便的自適應序列。強制同步器(強制同步器塊36)將類似格雷碼的指針橋接至讀取域并且橋接為同步的類似格雷碼的指針(指針格雷碼同步器塊37)。傳統(tǒng)的格雷碼譯碼器(格雷碼譯碼器塊38)檢測所同步的指針二進制值(指針同步器塊39)。
[0047]現(xiàn)在參考圖8，將描述處理電路裝置31的示例性硬件實施例。處理電路裝置31示例性地包括:指針格雷碼塊51 (格雷碼追隨器)；多個非塊52a-52c(l比特取反)，其耦合至指針格雷碼塊；多個格雷碼譯碼器53a-53c，其分別耦合至多個非塊；多個超出范圍塊54a-54c(軟件可編程閾值)，其分別耦合至多個格雷碼譯碼器;指針塊56( 二進制目標)，其耦合至多個超出范圍塊；以及，優(yōu)先級仲裁器55(軟件可編程)，其耦合至多個超出范圍塊并產(chǎn)生所選擇的碼(格雷碼追隨器的下一個值)。
[0048]該示例性地硬件實施例包括軟件可編程閾值(S卩，最大允許跳轉(zhuǎn))和優(yōu)先級仲裁器55。在同步鏈的任何級處都不需要格雷編碼器(即譯碼器53a-53c)，這是因為碼是由單比特取反產(chǎn)生的。
[0049]本領域的技術人員將想到本公開的許多修改和本公開的其他實施例，它們都具有前面的說明書和相關附圖中呈現(xiàn)的教導的益處。因此，應理解的是，本公開不限制在所公開的具體實施例，并且應理解，修改和實施例旨在包含在所附權(quán)利要求的范圍之內(nèi)。
【主權(quán)項】
1.一種雙同步電子設備，其特征在于，包括: 先進先出FIFO存儲器電路； 第一數(shù)字電路，所述第一數(shù)字電路耦合至所述FIFO存儲器電路并且配置成: 基于第一時鐘信號操作，以及 基于寫指針對所述FIFO存儲器電路進行寫入；以及 第二數(shù)字電路，所述第二數(shù)字電路耦合至所述FIFO存儲器電路并且配置成: 基于與所述第一時鐘信號不同的第二時鐘信號操作，以及 基于讀指針從所述FIFO存儲器電路進行讀??； 所述FIFO存儲器電路配置成: 檢測所述寫指針到新位置的跳轉(zhuǎn)， 根據(jù)當前位置確定所述讀指針的多個跳轉(zhuǎn)候選， 從所述多個跳轉(zhuǎn)候選選擇一個跳轉(zhuǎn)候選，以及 基于所選擇的跳轉(zhuǎn)候選對所述讀指針進行同步。2.如權(quán)利要求1所述的雙同步電子設備，其特征在于，每個跳轉(zhuǎn)候選包括根據(jù)所述當前位置的所述讀指針的格雷編碼跳轉(zhuǎn)候選。3.如權(quán)利要求1所述的雙同步電子設備，其特征在于，所述FIFO存儲器電路被配置成基于所述新位置與所述多個跳轉(zhuǎn)候選的相應位置之間的距離選擇跳轉(zhuǎn)候選。4.如權(quán)利要求1所述的雙同步電子設備，其特征在于，所述FIFO存儲器電路被配置成丟棄具有小于所述當前位置且大于所述新位置的相應位置的跳轉(zhuǎn)候選。5.如權(quán)利要求1所述的雙同步電子設備，其特征在于，所述FIFO存儲器電路被配置成通過利用格雷編碼將所述讀指針從所選定的跳轉(zhuǎn)候選的相應位置增加到所述新位置，來對所述讀指針進行同步。6.如權(quán)利要求1所述的雙同步電子設備，其特征在于，所述FIFO存儲器電路被配置成，當檢測到所述寫指針的另外的跳轉(zhuǎn)時，根據(jù)所選擇的跳轉(zhuǎn)候選的相應位置確定所述讀指針的第二多個跳轉(zhuǎn)候選。7.如權(quán)利要求1所述的雙同步電子設備，其特征在于，所述FIFO存儲器電路包括:處理電路裝置和存儲器核，所述存儲器核耦合到所述處理電路裝置并且配置成儲存從所述第一數(shù)字電路傳送到所述第二數(shù)字電路的數(shù)據(jù)。8.如權(quán)利要求1所述的雙同步電子設備，其特征在于，所述寫指針到所述新位置的所述跳轉(zhuǎn)包括從所述當前位置的不連續(xù)跳轉(zhuǎn)。9.如權(quán)利要求1所述的雙同步電子設備，其特征在于，所述FIFO存儲器電路包括16-128比特雙同步FIFO存儲器。10.—種先進先出FIFO存儲器電路，其特征在于，所述FIFO存儲器電路待被耦合到雙同步電子設備中，并且包括:第一數(shù)字電路和第二數(shù)字電路，所述第一數(shù)字電路基于第一時鐘信號操作，并且基于寫指針對所述FIFO存儲器電路進行寫入，所述第二數(shù)字電路基于不同于所述第一時鐘信號的第二時鐘信號操作，并且基于讀指針從所述FIFO存儲器電路進行讀取，所述FIFO存儲器電路包括: 處理電路裝置和存儲器核，所述存儲器核耦合到所述處理電路裝置并且配置成: 儲存從所述第一數(shù)字電路傳送到所述第二數(shù)字電路的數(shù)據(jù)， 檢測所述寫指針到新位置的跳轉(zhuǎn)， 根據(jù)當前位置確定所述讀指針的多個跳轉(zhuǎn)候選， 從所述多個跳轉(zhuǎn)候選選擇一個跳轉(zhuǎn)候選，以及 基于所選擇的跳轉(zhuǎn)候選對所述讀指針進行同步。11.如權(quán)利要求10所述的FIFO存儲器電路，其特征在于，每個跳轉(zhuǎn)候選包括根據(jù)所述當前位置的所述讀指針的格雷編碼跳轉(zhuǎn)候選。12.如權(quán)利要求10所述的FIFO存儲器電路，其特征在于，所述處理電路裝置被配置成基于所述新位置與所述多個跳轉(zhuǎn)候選的相應位置之間的距離選擇跳轉(zhuǎn)候選。13.如權(quán)利要求10所述的FIFO存儲器電路，其特征在于，所述處理電路裝置被配置成丟棄具有小于所述當前位置且大于所述新位置的相應位置的跳轉(zhuǎn)候選。14.如權(quán)利要求10所述的FIFO存儲器電路，其特征在于，所述處理電路裝置被配置成通過利用格雷編碼將所述讀指針從所選定的跳轉(zhuǎn)候選的相應位置增加到所述新位置，來對所述讀指針進行同步。15.如權(quán)利要求10所述的FIFO存儲器電路，其特征在于，所述FIFO存儲器電路被配置成，當檢測到所述寫指針的另外的跳轉(zhuǎn)時，根據(jù)所選擇的跳轉(zhuǎn)候選的相應位置確定所述讀指針的第二多個跳轉(zhuǎn)候選。16.如權(quán)利要求10所述的FIFO存儲器電路，其特征在于，所述寫指針到所述新位置的所述跳轉(zhuǎn)包括從所述當前位置的不連續(xù)跳轉(zhuǎn)。
【專利摘要】本公開涉及雙同步電子設備和FIFO存儲器電路。一種雙同步電子設備可以包括：FIFO存儲器電路，以及第一數(shù)字電路，所述第一數(shù)字電路耦合至所述FIFO存儲器電路并且配置成基于第一時鐘信號操作，并且基于寫指針對所述FIFO存儲器電路進行寫入。所述雙同步電子設備可包括：第二數(shù)字電路，所述第二數(shù)字電路耦合至所述FIFO存儲器電路并且配置成，基于與所述第一時鐘信號不同的第二時鐘信號操作，并且基于讀指針從所述FIFO存儲器電路進行讀取。所述FIFO存儲器電路可被配置成：檢測所述寫指針到新位置的跳轉(zhuǎn)，根據(jù)當前位置確定所述讀指針的跳轉(zhuǎn)候選，選擇跳轉(zhuǎn)候選，并且基于所選擇的跳轉(zhuǎn)候選對所述讀指針進行同步。
【IPC分類】G06F5/06
【公開號】CN205375448
【申請?zhí)枴緾N201520777288
【發(fā)明人】S·M·羅塞利, G·谷亞納西亞, U·馬里
【申請人】意法半導體股份有限公司
【公開日】2016年7月6日
【申請日】2015年10月8日
【公告號】CN105487836A, US9311975, US20160099032