本申請(qǐng)享有以日本專利申請(qǐng)2015-167323號(hào)(申請(qǐng)日：2015年8月27日)作為基礎(chǔ)申請(qǐng)的優(yōu)先權(quán)。本申請(qǐng)通過(guò)參照該基礎(chǔ)申請(qǐng)而包含基礎(chǔ)申請(qǐng)的全部?jī)?nèi)容。

技術(shù)領(lǐng)域

本發(fā)明的實(shí)施方式涉及一種半導(dǎo)體存儲(chǔ)裝置。

背景技術(shù)：

已知有將存儲(chǔ)單元三維地排列而成的NAND(Not AND，與非)型閃存。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的實(shí)施方式提供一種能夠提高數(shù)據(jù)的可靠性的半導(dǎo)體存儲(chǔ)裝置。

實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的特征在于包括：存儲(chǔ)器串，將第1選擇晶體管、存儲(chǔ)單元晶體管及第2選擇晶體管串聯(lián)連接而成；位線，連接在所述第1選擇晶體管的一端；源極線，連接在所述第2選擇晶體管的一端；第1選擇線，連接在所述第1選擇晶體管的柵極；字線，連接在所述存儲(chǔ)單元晶體管的柵極；第2選擇線，連接在所述第2選擇晶體管的柵極；以及控制電路，進(jìn)行所述第1選擇晶體管的寫入動(dòng)作；且所述控制電路是在所述寫入動(dòng)作中，在對(duì)所述第1選擇線施加寫入電壓之前進(jìn)行所述位線的預(yù)充電(Precharge)動(dòng)作，在所述預(yù)充電動(dòng)作中，對(duì)所述字線及所述第2選擇線施加第1電壓，對(duì)所述源極線施加高于所述第1電壓的第2電壓，對(duì)所述第1選擇線施加低于所述第2電壓的第3電壓。

附圖說(shuō)明

圖1是第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的框圖。

圖2是第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置所包括的存儲(chǔ)單元陣列的電路圖。

圖3是第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置所包括的存儲(chǔ)單元陣列的剖視圖。

圖4是第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置所包括的讀出放大器模塊的電路圖。

圖5(a)及(b)是說(shuō)明第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置所包括的選擇晶體管的動(dòng)作的圖。

圖6(a)及(b)是說(shuō)明第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置所包括的選擇晶體管的動(dòng)作的圖。

圖7(a)及(b)是說(shuō)明第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置所包括的選擇晶體管的動(dòng)作的圖。

圖8是第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的動(dòng)作時(shí)的選擇晶體管的閾值分布的圖表。

圖9是第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的寫入動(dòng)作的流程圖。

圖10(a)～(d)是第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的動(dòng)作時(shí)的選擇晶體管的閾值分布的圖表。

圖11是第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的寫入動(dòng)作的時(shí)序圖。

圖12是第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置所包括的存儲(chǔ)單元陣列的電路圖。

圖13是第2實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的寫入動(dòng)作的流程圖。

圖14(a)～(d)是第2實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的動(dòng)作時(shí)的選擇晶體管的閾值分布的圖表。

圖15是第3實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的寫入動(dòng)作的流程圖。

圖16是第3實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的寫入動(dòng)作的時(shí)序圖。

圖17是第3實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置所包括的存儲(chǔ)單元陣列的電路圖。

圖18是第4實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的寫入動(dòng)作的時(shí)序圖。

圖19是第5實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的寫入動(dòng)作的時(shí)序圖。

圖20是第6實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的寫入動(dòng)作的時(shí)序圖。

圖21是第7實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置所包括的存儲(chǔ)單元陣列的電路圖。

圖22是第7實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置所包括的存儲(chǔ)單元陣列的剖視圖。

圖23是第7實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的寫入動(dòng)作的時(shí)序圖。

具體實(shí)施方式

以下，參照附圖對(duì)實(shí)施方式進(jìn)行說(shuō)明。此外，在以下的說(shuō)明中，對(duì)具有相同功能及構(gòu)成的要素標(biāo)注共用的參照符號(hào)。

[1]第1實(shí)施方式

第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1是利用從井線CPWELL供給的載流子而對(duì)禁止寫入的位線BL進(jìn)行充電，以全頁(yè)進(jìn)行選擇晶體管ST1的寫入。

[1-1]構(gòu)成

[1-1-1]整體構(gòu)成

使用圖1，對(duì)半導(dǎo)體存儲(chǔ)裝置1的整體構(gòu)成進(jìn)行說(shuō)明。

半導(dǎo)體存儲(chǔ)裝置1包括存儲(chǔ)單元陣列10、行解碼器(R/D)11、讀出放大器模塊12、驅(qū)動(dòng)器13、序列發(fā)生器(控制器)14、寄存器15及輸入輸出電路(I/O)16。

存儲(chǔ)單元陣列10包括分別與字線及位線建立關(guān)聯(lián)的多個(gè)非易失性存儲(chǔ)單元的集合即多個(gè)區(qū)塊BLK(BLK0、BLK1、BLK2、…)。區(qū)塊BLK例如成為數(shù)據(jù)的擦除單位，同一區(qū)塊BLK內(nèi)的數(shù)據(jù)被一次擦除。并不限定于這種情況，關(guān)于其他擦除動(dòng)作，記載在名為“非易失性半導(dǎo)體存儲(chǔ)裝置”的在2011年9月18日提出申請(qǐng)的美國(guó)專利申請(qǐng)13/235,389號(hào)、名為“非易失性半導(dǎo)體存儲(chǔ)裝置”的在2010年1月27日提出申請(qǐng)的美國(guó)專利申請(qǐng)12/694,690號(hào)中。這些專利申請(qǐng)的整體在本申請(qǐng)的說(shuō)明書(shū)中以參照形式被引用。

區(qū)塊BLK各自包括將存儲(chǔ)單元串聯(lián)連接而成的NAND串NS的集合即多個(gè)串單元SU(SU0、SU1、SU2、…)。存儲(chǔ)單元陣列10內(nèi)的區(qū)塊數(shù)及1區(qū)塊BLK內(nèi)的串單元SU數(shù)能夠設(shè)定為任意數(shù)量。

行解碼器11是將區(qū)塊地址或頁(yè)地址解碼，并選擇對(duì)應(yīng)的區(qū)塊BLK的任一條字線WL，對(duì)選擇字線及非選擇字線施加適當(dāng)?shù)碾妷骸?/p>

讀出放大器模塊12是在數(shù)據(jù)讀取時(shí)，讀出(sense)從存儲(chǔ)單元被讀取至位線BL的數(shù)據(jù)，在數(shù)據(jù)寫入時(shí)，將寫入數(shù)據(jù)傳輸至位線BL。

驅(qū)動(dòng)器13產(chǎn)生數(shù)據(jù)的寫入、讀取及擦除所需的電壓，并供給至行解碼器11及讀出放大器模塊12。該電壓被施加至存儲(chǔ)單元陣列10內(nèi)的各種配線。

序列發(fā)生器14控制半導(dǎo)體存儲(chǔ)裝置1整體的動(dòng)作。

寄存器15保持各種信號(hào)。例如保持?jǐn)?shù)據(jù)的寫入或擦除動(dòng)作的狀態(tài)，由此對(duì)外部的控制器(未圖示)通知?jiǎng)幼魇欠裾Ｍ瓿?。寄存?5也能夠保持從外部的控制器接收到的指令或地址等，另外，也能夠保持各種表格。

輸入輸出電路16與外部的控制器或主機(jī)設(shè)備(未圖示)進(jìn)行數(shù)據(jù)的收發(fā)。輸入輸出電路16在數(shù)據(jù)讀取時(shí)將利用讀出放大器模塊12讀出的讀取數(shù)據(jù)輸出至外部，在數(shù)據(jù)寫入時(shí)，將從外部接收到的寫入數(shù)據(jù)傳輸至讀出放大器模塊12。

[1-1-2]存儲(chǔ)單元陣列10

使用圖2，對(duì)半導(dǎo)體存儲(chǔ)裝置1所包括的存儲(chǔ)單元陣列10的電路構(gòu)成進(jìn)行說(shuō)明。

首先，對(duì)存儲(chǔ)單元陣列10所包括的區(qū)塊BLK的構(gòu)成進(jìn)行說(shuō)明。圖2表示存儲(chǔ)單元陣列10所包括的1個(gè)區(qū)塊BLK，其他區(qū)塊BLK也具有相同的構(gòu)成。

區(qū)塊BLK例如包含4個(gè)串單元SU(SU0～SU3)。各個(gè)串單元SU包含多個(gè)NAND串NS。各個(gè)NAND串NS例如包含8個(gè)存儲(chǔ)單元晶體管MT(MT0～MT7)及選擇晶體管ST1、ST2。存儲(chǔ)單元晶體管MT及選擇晶體管ST1、ST2分別包括控制柵極及包含電荷蓄積層的積層?xùn)艠O。存儲(chǔ)單元晶體管MT及選擇晶體管ST1能夠使閾值電壓變化。

存儲(chǔ)單元晶體管MT非易失性地保持?jǐn)?shù)據(jù)。存儲(chǔ)單元晶體管MT0～MT7串聯(lián)連接在選擇晶體管ST1、ST2間。選擇晶體管ST1、ST2用于選擇進(jìn)行數(shù)據(jù)的寫入、讀取及擦除的NAND串NA。選擇晶體管ST1的一端連接在存儲(chǔ)單元晶體管MT7的一端。選擇晶體管ST2的一端連接在存儲(chǔ)單元晶體管MT0的一端。

接下來(lái)，對(duì)連接在存儲(chǔ)單元陣列10的配線的構(gòu)成進(jìn)行說(shuō)明。半導(dǎo)體存儲(chǔ)裝置1包括位線BL、字線WL、選擇柵極線SGD、SGS及源極線CELSRC。

位線BL連接在讀出放大器模塊12(未圖示)，例如設(shè)有L個(gè)(L為1以上的自然數(shù))。位線BL連接在對(duì)應(yīng)的NAND串NS的選擇晶體管ST1的另一端。對(duì)于位線BL，在多個(gè)區(qū)塊BLK間，連接著位于同一行的NAND串NS。

字線WL連接在行解碼器11(未圖示)，且針對(duì)每個(gè)區(qū)塊BLK分別設(shè)置例如8條(字線WL0～WL7)。字線WL0～WL7分別連接在各串單元內(nèi)的存儲(chǔ)單元晶體管MT0～MT7的柵極。

選擇柵極線SGD連接在行解碼器11(未圖示)，且針對(duì)每個(gè)區(qū)塊BLK分別設(shè)置例如4條(選擇柵極線SGD0～SGD3)。選擇柵極線SGD的個(gè)數(shù)對(duì)應(yīng)于串單元SU的個(gè)數(shù)。選擇柵極線SGD連接在對(duì)應(yīng)的串單元SU內(nèi)的選擇晶體管ST1的柵極。

選擇柵極線SGS連接在行解碼器11(未圖示)，且針對(duì)每個(gè)區(qū)塊分別設(shè)置例如1條。選擇柵極線SGS連接在各串單元SU內(nèi)的選擇晶體管ST2的柵極。

源極線CELSRC連接在驅(qū)動(dòng)器13(未圖示)，例如在多個(gè)區(qū)塊間共用地設(shè)置。源極線CELSRC連接在各串單元SU內(nèi)的選擇晶體管ST2的另一端。

此外，數(shù)據(jù)的讀取及寫入是針對(duì)共用地連接在任一個(gè)區(qū)塊BLK的任一個(gè)串單元SU中的任一條字線WL的多個(gè)存儲(chǔ)單元晶體管MT一次進(jìn)行。將該數(shù)據(jù)的讀取及寫入所使用的單位定義為頁(yè)。數(shù)據(jù)的讀取及寫入也能夠?qū)x擇晶體管ST1進(jìn)行。

另外，串單元SU的個(gè)數(shù)能夠設(shè)定為任意數(shù)量。NAND串NS中所包含的存儲(chǔ)單元晶體管MT的個(gè)數(shù)也可以為例如16個(gè)、32個(gè)、64個(gè)或128個(gè)，并不限定于此。

使用圖3，對(duì)半導(dǎo)體存儲(chǔ)裝置1所包括的存儲(chǔ)單元陣列10的截面構(gòu)造進(jìn)行說(shuō)明。

在半導(dǎo)體存儲(chǔ)裝置1的p型井區(qū)域20上，形成著多個(gè)NAND串NS。具體來(lái)說(shuō)，在p型井區(qū)域20上，形成著作為選擇柵極線SGS發(fā)揮功能的多個(gè)配線層21、作為字線WL發(fā)揮功能的多個(gè)配線層22以及作為選擇柵極線SGD發(fā)揮功能的多個(gè)配線層23。

配線層21例如由4層形成，且電連接在由多個(gè)NAND串NS所共用的選擇柵極線SGS，作為兩個(gè)選擇晶體管ST2的柵極電極發(fā)揮功能。

配線層22例如由8層形成，且每層都電連接在共用的字線WL。

配線層23例如由4層形成，且連接在對(duì)應(yīng)于每個(gè)NAND串NS的選擇柵極線SGD，作為1個(gè)選擇晶體管ST1的柵極電極發(fā)揮功能。

內(nèi)存孔洞MH是以貫通配線層21、22、23，并到達(dá)p型井區(qū)域20的方式形成。在內(nèi)存孔洞MH的側(cè)面，依次形成著阻擋絕緣膜24、電荷蓄積層25(絕緣膜)及隧道氧化膜26。在內(nèi)存孔洞MH內(nèi)，埋入著導(dǎo)電膜(半導(dǎo)體柱)27。半導(dǎo)體柱27例如為非摻雜的多晶硅，作為NAND串NS的電流路徑發(fā)揮功能。在半導(dǎo)體柱27的上端，形成著作為位線BL發(fā)揮功能的配線層28。

如上所述，在p型井區(qū)域20上，依次積層著選擇晶體管ST2、多個(gè)存儲(chǔ)單元晶體管MT及選擇晶體管ST1，1個(gè)內(nèi)存孔洞MH對(duì)應(yīng)于1個(gè)NAND串NS。

在p型井區(qū)域20的表面內(nèi)，形成著n⁺型雜質(zhì)擴(kuò)散層29及p⁺型雜質(zhì)擴(kuò)散層30。

在n⁺型雜質(zhì)擴(kuò)散層29上，形成著接觸插塞31，在接觸插塞31上，形成著作為源極線CELSRC發(fā)揮功能的配線層32。源極線SL電連接在驅(qū)動(dòng)器13。

在p⁺型雜質(zhì)擴(kuò)散層30上，形成著接觸插塞33，在接觸插塞33上，形成著作為井線CPWELL發(fā)揮功能的配線層34。井線CPWELL電連接在驅(qū)動(dòng)器13。

接觸插塞31、33沿深度方向形成為平面狀。

形成著配線層32、34的層形成在比配線層23(選擇柵極線SGD)更上方。

以上構(gòu)成沿記載著圖3的紙面的深度方向排列著多個(gè)。1個(gè)串單元SU包含沿深度方向排成一列的多個(gè)NAND串NS的集合。

進(jìn)而，配線層21在同一區(qū)塊BLK內(nèi)，作為共用的選擇柵極線SGS發(fā)揮功能，且相互電連接。在最下層的配線層21與p型井區(qū)域20之間，形成著隧道氧化膜26。與n⁺型雜質(zhì)擴(kuò)散層29相鄰的最下層的配線層21和隧道氧化膜26形成至n⁺型雜質(zhì)擴(kuò)散層29附近。

由此，在使選擇晶體管ST2為導(dǎo)通狀態(tài)的情況下，所形成的通道將存儲(chǔ)單元晶體管MT0及n⁺型雜質(zhì)擴(kuò)散層29電連接。驅(qū)動(dòng)器13能夠通過(guò)對(duì)井線CPWELL施加電壓，而對(duì)半導(dǎo)體柱27賦予電位。

此外，關(guān)于存儲(chǔ)單元陣列10的構(gòu)成，也可以為其他構(gòu)成。關(guān)于存儲(chǔ)單元陣列10的構(gòu)成，例如記載在名為“三維積層非易失性半導(dǎo)體存儲(chǔ)器”的在2009年3月19日提出申請(qǐng)的美國(guó)專利申請(qǐng)12/407,403號(hào)。另外，記載在名為“三維積層非易失性半導(dǎo)體存儲(chǔ)器”的在2009年3月18日提出申請(qǐng)的美國(guó)專利申請(qǐng)12/406,524號(hào)、名為“非易失性半導(dǎo)體存儲(chǔ)裝置及其制造方法”的在2010年3月25日提出申請(qǐng)的美國(guó)專利申請(qǐng)12/679,991號(hào)、名為“半導(dǎo)體存儲(chǔ)器及其制造方法”的在2009年3月23日提出申請(qǐng)的美國(guó)專利申請(qǐng)12/532,030號(hào)。這些專利申請(qǐng)的整體在本申請(qǐng)的說(shuō)明書(shū)中以參照形式被引用。

[1-1-3]讀出放大器模塊12

使用圖4，對(duì)半導(dǎo)體存儲(chǔ)裝置1所包括的讀出放大器模塊12的電路構(gòu)成進(jìn)行說(shuō)明。

讀出放大器模塊12包括讀出放大器部SA及鎖存電路SDL。讀出放大器部SA是根據(jù)鎖存電路SDL所保持的數(shù)據(jù)而對(duì)位線BL施加電壓。鎖存電路SDL保持從輸入輸出電路16接收到的寫入數(shù)據(jù)。當(dāng)各個(gè)存儲(chǔ)單元晶體管MT保持2比特以上的數(shù)據(jù)時(shí)，設(shè)置兩個(gè)以上的鎖存電路。

讀出放大器部SA包括高耐壓n通道MOS(Metal Oxide Semiconductor，金屬氧化物半導(dǎo)體)晶體管40、低耐壓n通道MOS晶體管41～48、低耐壓p通道MOS晶體管49及電容器元件50。

晶體管40是柵極被供給控制信號(hào)BLS，且一端連接在對(duì)應(yīng)的位線BL。晶體管41是柵極被供給控制信號(hào)BLC，且一端連接在晶體管40的另一端，另一端連接在節(jié)點(diǎn)SCOM。晶體管41被用來(lái)將對(duì)應(yīng)的位線BL箝位至與控制信號(hào)BLC對(duì)應(yīng)的電位。晶體管42是柵極被供給控制信號(hào)BLX，且一端連接在節(jié)點(diǎn)SCOM，另一端連接在節(jié)點(diǎn)SSRC。

晶體管43是柵極被供給控制信號(hào)XXL，且一端連接在節(jié)點(diǎn)SCOM，另一端連接在節(jié)點(diǎn)SEN。晶體管44是柵極被供給控制信號(hào)HLL，且一端連接在節(jié)點(diǎn)SSRC，另一端連接在節(jié)點(diǎn)SEN。晶體管45是柵極連接在節(jié)點(diǎn)INV，且一端連接在節(jié)點(diǎn)SCOM，另一端連接在節(jié)點(diǎn)SRCGND。

晶體管46是柵極被供給控制信號(hào)BLQ，且一端連接在節(jié)點(diǎn)SEN，另一端連接在總線LBUS。晶體管47是柵極連接在節(jié)點(diǎn)SEN，且一端被輸入時(shí)鐘CLK。晶體管48是柵極被供給控制信號(hào)STB，且一端連接在晶體管47的另一端，另一端連接在總線LBUS。晶體管49是柵極連接在節(jié)點(diǎn)INV，且一端連接在節(jié)點(diǎn)SSRC，另一端連接在電源端子。電容器元件50是一端連接在節(jié)點(diǎn)SEN，且另一端被輸入時(shí)鐘CLK。

鎖存電路SDL包括低耐壓n通道MOS晶體管51～54及低耐壓p通道MOS晶體管55～58。

晶體管51是柵極被供給控制信號(hào)STL，且一端連接在總線LBUS，另一端連接在節(jié)點(diǎn)LAT。晶體管52是柵極被供給控制信號(hào)STI，且一端連接在總線LBUS，另一端連接在節(jié)點(diǎn)INV。晶體管53是柵極連接在節(jié)點(diǎn)INV，且一端連接在接地端子，另一端連接在節(jié)點(diǎn)LAT。

晶體管54是柵極連接在節(jié)點(diǎn)LAT，且一端連接在接地端子，另一端連接在節(jié)點(diǎn)INV。晶體管55是柵極連接在節(jié)點(diǎn)INV，且一端連接在節(jié)點(diǎn)LAT。晶體管56是柵極連接在節(jié)點(diǎn)LAT，且一端連接在節(jié)點(diǎn)INV。晶體管57是柵極被供給控制信號(hào)SLL，且一端連接在晶體管55的另一端，另一端連接在電源端子。晶體管58是柵極被供給控制信號(hào)SLI，且一端連接在晶體管56的另一端，另一端連接在電源端子。

在鎖存電路SDL中，晶體管53、55構(gòu)成第1反相器，晶體管54、56構(gòu)成第2反相器。第1反相器的輸出及第2反相器的輸入(節(jié)點(diǎn)LAT)是經(jīng)由晶體管51而連接在總線LBUS。第1反相器的輸入及第2反相器的輸出(節(jié)點(diǎn)INV)是經(jīng)由數(shù)據(jù)傳輸用晶體管52而連接在總線LBUS。鎖存電路SDL在節(jié)點(diǎn)LAT保持?jǐn)?shù)據(jù)，且在節(jié)點(diǎn)INV保持其反轉(zhuǎn)數(shù)據(jù)。

另外，讀出放大器模塊12包括用于預(yù)充電的低耐壓p通道晶體管59。晶體管59是柵極被供給控制信號(hào)PCn，且一端連接在總線LBUS，另一端連接在電源端子。

此外，對(duì)連接在晶體管49、57、58、59的電源端子施加的電壓為Vdd。Vdd例如為2.5V。對(duì)連接在晶體管53、54的接地端子施加的電壓為Vss。Vss例如為0V。對(duì)節(jié)點(diǎn)SRCGND施加的電壓例如為Vss。電壓值Vdd、Vss并不限定于此，能夠進(jìn)行各種變更。

[1-2]動(dòng)作

[1-2-1]選擇晶體管ST1

使用圖5～7，對(duì)選擇晶體管ST1的動(dòng)作進(jìn)行說(shuō)明。圖5～7表示出1個(gè)選擇晶體管ST1中的載流子的行為。在以下的說(shuō)明中，對(duì)選擇晶體管ST1的柵極施加電壓Vg，對(duì)位線BL施加位線電壓Vbl，對(duì)井線CPWELL施加井電壓Vcw。此外，以下的說(shuō)明對(duì)于存儲(chǔ)單元晶體管MT及選擇晶體管ST2也相同。

半導(dǎo)體柱27例如為非摻雜多晶硅，且不具有源極-漏極擴(kuò)散層。由此，在半導(dǎo)體柱27內(nèi)，有將電子作為載流子使電流流通的情況與將空穴作為載流子使電流流通的情況。將電子作為載流子使電流流通的情況例如為讀取動(dòng)作，將空穴作為載流子使電流流通的情況例如為擦除動(dòng)作。

保持在電荷蓄積層25的電子數(shù)量越多，選擇晶體管ST1的閾值電壓Vthn、Vthp越高。Vthn是將電子作為載流子使電流流通的情況下的選擇晶體管ST1的閾值電壓，Vthp是將空穴作為載流子使電流流通的情況下的選擇晶體管ST1的閾值電壓。

寫入狀態(tài)的選擇晶體管ST1的閾值電壓Vthn、Vthp分別高于擦除狀態(tài)的選擇晶體管ST1的閾值電壓Vthn、Vthp。寫入狀態(tài)的選擇晶體管ST1是指對(duì)擦除狀態(tài)的選擇晶體管ST1進(jìn)行寫入動(dòng)作且對(duì)電荷蓄積層25注入電子的選擇晶體管ST1。

圖5表示出1個(gè)選擇晶體管ST1中的電子的行為。選擇晶體管ST1像N通道MOS晶體管那樣動(dòng)作，在寫入狀態(tài)的選擇晶體管ST1中電流難以流通，在擦除狀態(tài)的選擇晶體管ST1中電流容易流通。這里，以下的說(shuō)明是假定Vbl＜Vcw而進(jìn)行。

如圖5(a)所示，例如在選擇晶體管ST1為擦除狀態(tài)且Vg－Vbl≧Vthn的情況下，選擇晶體管ST1使電子導(dǎo)通。所謂使電子導(dǎo)通是表示形成將電子作為載流子的電流路徑，所謂使電子截止是表示將以電子作為載流子的電流路徑阻斷。此時(shí)，在選擇晶體管ST1中，將從源極線CELSRC供給的電子作為載流子的電流流通。由此，在半導(dǎo)體柱27內(nèi)形成電流路徑，井電壓Vcw被傳輸至位線BL。

如圖5(b)所示，例如在選擇晶體管ST1為寫入狀態(tài)且Vg－Vbl＜Vthn的情況下，選擇晶體管ST1使電子截止。此時(shí)，選擇晶體管ST1將從位線BL供給的電子的電流路徑阻斷。

圖6表示出1個(gè)選擇晶體管ST1中的空穴的行為。選擇晶體管ST1像P通道MOS晶體管那樣動(dòng)作，在寫入狀態(tài)的選擇晶體管ST1中電流容易流通，在擦除狀態(tài)的選擇晶體管ST1中電流難以流通。

如圖6(a)所示，例如在選擇晶體管ST1為擦除狀態(tài)且Vg－Vcw＞Vthp的情況下，選擇晶體管ST1使空穴截止。所謂使空穴導(dǎo)通是表示形成將空穴作為載流子的電流路徑，所謂使空穴截止是表示將以空穴作為載流子的電流路徑阻斷。此時(shí)，選擇晶體管ST1將從井線CPWELL供給的空穴的電流路徑阻斷。然而，當(dāng)未對(duì)電壓附加任何條件時(shí)，有選擇晶體管ST1能夠阻斷從井線CPWELL供給的空穴，但無(wú)法阻斷從位線BL供給的電子的情況。關(guān)于該動(dòng)作的詳細(xì)情況將在下文進(jìn)行敘述。

如圖6(b)所示，例如在選擇晶體管ST1為寫入狀態(tài)且Vg－Vcw≦Vthp的情況下，選擇晶體管ST1使空穴導(dǎo)通。此時(shí)，在選擇晶體管ST1中，將從井線CPWELL供給的空穴作為載流子的電流流通。由此，在半導(dǎo)體柱27內(nèi)形成電流路徑，井電壓Vcw被傳輸至位線BL。

此外，如果假定Vbl＞Vcw，那么在Vg－Vcw≧Vthn的情況下，選擇晶體管ST1使電子導(dǎo)通。另一方面，在Vg－Vcw＜Vthn的情況下，選擇晶體管ST1使電子截止。另外，在Vg－Vbl＞Vthp的情況下，選擇晶體管ST1使空穴截止。另一方面，在Vg－Vbl≦Vthp的情況下，選擇晶體管ST1使空穴導(dǎo)通。圖7表示1個(gè)選擇晶體管ST1中的電子及空穴的行為，且是對(duì)圖6(a)所示的電壓的條件進(jìn)一步追加條件的圖。圖6(a)所示的電壓的條件為Vg－Vcw＞Vthp，選擇晶體管ST1使空穴截止。

如圖7(a)所示，在Vg－Vbl≧Vthn的情況下，選擇晶體管ST1使電子導(dǎo)通。此時(shí)，在選擇晶體管ST1中，將從位線BL供給的電子作為載流子的電流流通。通過(guò)選擇晶體管ST1的電子與從井線CPWELL供給的空穴再結(jié)合。由此，在半導(dǎo)體柱27內(nèi)形成電流路徑，在位線BL及井線CPWELL間傳輸電壓。

如圖7(b)所示，在Vg－Vbl＜Vthn的情況下，選擇晶體管ST1使電子截止。此時(shí)，選擇晶體管ST1將從位線BL供給的電子及從井線CPWELL供給的空穴阻斷。像這樣，當(dāng)使選擇晶體管ST1將電子及空穴截止時(shí)，Vthn、Vthp、Vg、Vbl、及Vcw的關(guān)系如下所述。

Vg－Vbl＜Vthn

Vg－Vcw＞Vthp

Vthp+Vcw＜Vg＜Vthn+Vbl

另外，在選擇晶體管ST1中，將電子的閾值電壓Vthn與空穴的閾值電壓Vthp的差設(shè)為△np＝Vthn－Vthp＞0V。在第1實(shí)施方式的寫入動(dòng)作中，Vbl例如設(shè)定為0V，Vcw是以滿足△np－Vcw＞0的方式設(shè)定。此時(shí)，Vthn與Vg的關(guān)系如下所述。

Vthn－△np+Vcw＜Vg＜Vthn

該算式能夠以如下方式變化。

Vg＜Vthn＜Vg+△np－Vcw

也就是說(shuō)，選擇晶體管ST1是在Vthn處于Vg＜Vthn＜Vg+△np－Vcw的范圍內(nèi)時(shí)將電子及空穴截止。

此外，作為利用柵極電壓控制空穴電流的專利，記載在名為“非易失性半導(dǎo)體存儲(chǔ)裝置”的在2010年1月27日提出申請(qǐng)的美國(guó)專利申請(qǐng)12/694,690號(hào)。該專利申請(qǐng)的整體在本申請(qǐng)的說(shuō)明書(shū)中以參照形式被引用。該專利申請(qǐng)中表示Vthn及Vthp有關(guān)聯(lián)，Vthn及Vthp的差大致固定。

使用圖8，對(duì)第1實(shí)施方式的寫入動(dòng)作中的選擇晶體管ST1的閾值電壓Vthn的變化進(jìn)行說(shuō)明。

選擇晶體管ST1能夠通過(guò)進(jìn)行寫入而使閾值分布變窄。以下，將對(duì)選擇晶體管ST1的寫入稱為SGD寫入。在SGD寫入中，對(duì)禁止寫入的位線BL傳輸高電壓，寫入對(duì)象的位線BL例如維持于Vss等低電壓。而且，在對(duì)選擇柵極線SGD施加寫入電壓Vpgm時(shí)，連接在禁止寫入的位線BL的選擇晶體管ST1只要禁止寫入的位線BL的電壓足夠高，便能進(jìn)行寫入，連接在寫入對(duì)象的位線BL的選擇晶體管ST1是隧道氧化膜26被施加Vpgm－Vss的高電壓，而被進(jìn)行寫入。該SGD寫入的一例，例如記載在名為“非易失性半導(dǎo)體存儲(chǔ)裝置”的在2012年6月18日提出申請(qǐng)的日本專利申請(qǐng)2012/136739號(hào)。該專利申請(qǐng)的整體在本申請(qǐng)的說(shuō)明書(shū)中以參照形式被引用。

在第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1的寫入動(dòng)作中，在對(duì)禁止寫入的位線BL傳輸高電壓時(shí)，利用Vg＜Vthn＜Vg+△np－Vcw的區(qū)域及Vg+△np－Vcw≦Vthn的區(qū)域中的所述選擇晶體管ST1的特性。也就是說(shuō)，選擇晶體管ST1是在使電子截止的狀態(tài)下，控制空穴電流。

具體來(lái)說(shuō)，在Vg＜Vthn＜Vg+△np－Vcw時(shí)，利用選擇晶體管ST1使電子及空穴截止的特性，使寫入對(duì)象的位線BL維持于低電壓。另一方面，在Vg+△np－Vcw≦Vthn時(shí)，利用選擇晶體管ST1使電子截止且使空穴導(dǎo)通的特性，從井線CPWELL對(duì)禁止寫入的位線BL傳輸高電壓。

如上所述，根據(jù)選擇晶體管ST1的Vthn的值，決定是否對(duì)位線BL傳輸高電壓。由此，能夠決定選擇晶體管ST1的寫入及禁止寫入。通過(guò)該寫入動(dòng)作，選擇晶體管ST1的閾值分布上升至Vg+△np－Vcw以上。

此外，在Vthn≦Vg時(shí)，選擇晶體管ST1使電子導(dǎo)通且使空穴截止。此時(shí)，從源極線CELSRC對(duì)位線BL傳輸高電壓，所以對(duì)應(yīng)的選擇晶體管ST1成為禁止寫入。該區(qū)域的電平低于選擇晶體管ST1的寫入目標(biāo)電平，在本實(shí)施方式的寫入動(dòng)作中無(wú)法進(jìn)行寫入，而造成選擇晶體管ST1的寫入不良。因此，寫入動(dòng)作中的Vg的值理想的是設(shè)定為小于選擇晶體管ST1的寫入前的閾值分布的下限。

[1-2-2]寫入動(dòng)作

使用圖9，對(duì)第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1的寫入動(dòng)作的整體流程進(jìn)行說(shuō)明。

首先，序列發(fā)生器14設(shè)定編程電壓Vpgm及電壓Vg的初始值(步驟S10)。Vpgm的初始值例如為15V，將流入至半導(dǎo)體柱27內(nèi)的電子設(shè)定為能夠注入至電荷蓄積層25的高電壓。Vg的初始值被設(shè)定為對(duì)應(yīng)于閾值分布的下限附近的值。該值是通過(guò)測(cè)定、評(píng)估等而預(yù)先決定。

接下來(lái)，序列發(fā)生器14將寫入循環(huán)數(shù)復(fù)位(步驟S11)。寫入循環(huán)數(shù)表示已重復(fù)步驟S12的次數(shù)。

接下來(lái)，序列發(fā)生器14對(duì)所選擇的頁(yè)進(jìn)行寫入(步驟S12)。所選擇的頁(yè)中包含多個(gè)選擇晶體管ST1。在寫入動(dòng)作中，關(guān)于施加電壓的時(shí)序條件將在下文進(jìn)行敘述。

接下來(lái)，序列發(fā)生器14判定寫入循環(huán)數(shù)是否為N次(N為0以上的整數(shù))以上(步驟S13)。重復(fù)步驟S12的次數(shù)N能夠設(shè)定為任意數(shù)量。

當(dāng)寫入循環(huán)數(shù)小于N次時(shí)(步驟S13，NO(否))，序列發(fā)生器14使Vpgm及寫入循環(huán)數(shù)增量(步驟S14)。然后，序列發(fā)生器14返回至步驟12，重復(fù)步驟S12～S14的寫入循環(huán)。使Vpgm增量的值即△Vpgm能夠設(shè)定為任意值。

當(dāng)寫入循環(huán)數(shù)為N次以上時(shí)(步驟S13，YES(是))，序列發(fā)生器14判定是否滿足Vg＝VL－△np+Vcw(步驟S15)。VL為選擇晶體管ST1的寫入目標(biāo)電平。在下述BL充電動(dòng)作中，在對(duì)選擇柵極線SGD施加Vg時(shí)，Vcw與施加至井線CPWELL的電壓的值對(duì)應(yīng)。當(dāng)不滿足Vg＝VL－△np+Vcw時(shí)(步驟S15，NO)，序列發(fā)生器14使Vg增量△np－Vcw，且使Vpgm減量△Vpgm(步驟S16)。使Vg增量的值△np－Vcw對(duì)應(yīng)于通過(guò)所述寫入循環(huán)的重復(fù)而上升的預(yù)估閾值電壓的范圍。使Vg增量的值并不限定于此，例如也可設(shè)定為低于△np－Vcw的值。此外，序列發(fā)生器14也可不使Vpgm減量，減量的值也不限定于△Vpgm。

接下來(lái)，序列發(fā)生器14判定Vg+△np－Vcw是否超過(guò)VL(步驟S17)。

當(dāng)Vg+△np－Vcw的值為VL以下時(shí)(步驟S17，NO)，序列發(fā)生器14返回至步驟11并將寫入循環(huán)數(shù)復(fù)位，再次重復(fù)步驟S12～S14的寫入循環(huán)。

當(dāng)重復(fù)進(jìn)行以上動(dòng)作，Vg+△np－Vcw的值超過(guò)VL時(shí)(步驟S17，YES)，序列發(fā)生器14將Vg的值設(shè)為Vg＝VL－△np+Vcw(步驟S18)。然后，序列發(fā)生器14返回至步驟11并將寫入循環(huán)數(shù)復(fù)位，再次重復(fù)步驟S12～S14的寫入循環(huán)。然后，序列發(fā)生器14成為Vg＝VL－△np+Vcw(步驟S15，YES)，因此結(jié)束寫入動(dòng)作。

如上所述，序列發(fā)生器14是在寫入循環(huán)之后，使Vg增量，并再次執(zhí)行寫入循環(huán)。Vg的增量進(jìn)行多次。使用圖10，對(duì)基于第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1的寫入動(dòng)作而產(chǎn)生的、選擇晶體管ST1的閾值分布的變化進(jìn)行說(shuō)明。在圖10中，表示進(jìn)行3次步驟S16中的Vg的增量處理，選擇晶體管ST1的閾值分布上升至成為VL以上為止的例子。

圖10(a)是表示將Vg的初始值設(shè)為Vg0，重復(fù)N次步驟S12～S14的寫入循環(huán)前后的選擇晶體管ST1的閾值分布。如果使用Vg0重復(fù)寫入循環(huán)，那么選擇晶體管ST1的閾值分布上升至成為Vg0+△np－Vcw以上為止。將該Vg0+△np－Vcw的值設(shè)為Vg1。

圖10(b)表示繼圖10(a)后將Vg的值設(shè)為Vg1，重復(fù)N次步驟S12～S14的寫入循環(huán)前后的選擇晶體管ST1的閾值分布。如果使用Vg1重復(fù)寫入循環(huán)，那么選擇晶體管ST1的閾值分布上升至成為Vg1+△np－Vcw以上為止。將該Vg1+△np－Vcw的值設(shè)為Vg2。

圖10(c)表示繼圖10(b)后將Vg的值設(shè)為Vg2，重復(fù)N次步驟S12～S14的寫入循環(huán)前后的選擇晶體管ST1的閾值分布。如果使用Vg2重復(fù)寫入循環(huán)，那么選擇晶體管ST1的閾值分布上升至成為Vg2+△np－Vcw以上為止。將該Vg2+△np－Vcw的值設(shè)為Vg3。

如圖10(d)所示，在Vg設(shè)定值為Vg3時(shí)，Vg3+△np－Vcw高于VL。此時(shí)，序列發(fā)生器14將Vg的值設(shè)為Vg＝VL－△np+Vcw，重復(fù)步驟S12～S14的寫入循環(huán)。由此，選擇晶體管ST1的閾值分布上升至成為VL以上為止。

如上所述，第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1的寫入動(dòng)作是通過(guò)使Vg增量并重復(fù)步驟S12～S14的寫入循環(huán)，而使選擇晶體管ST1的閾值分布提升至成為VL以上為止。

此外，使Vg增量的次數(shù)并不限定于此，根據(jù)Vg的初始值、VL及△np－Vcw的數(shù)值而變化。使Vg增量的次數(shù)也有例如為1次的情況。另外，當(dāng)使Vg增量并進(jìn)行寫入循環(huán)時(shí)，閾值電壓為Vg的選擇晶體管ST1包含在不可寫入的區(qū)域，所以增量的數(shù)值也可設(shè)定為相對(duì)于△np－Vcw略微降低的值。

使用圖11，對(duì)在第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1的寫入動(dòng)作中施加電壓的時(shí)序條件進(jìn)行說(shuō)明。在寫入動(dòng)作期間，選擇區(qū)塊及非選擇區(qū)塊中的非選擇的選擇柵極線SGD(USGD)的電壓維持于Vss，非選擇區(qū)塊中的非選擇的選擇柵極線SGS(USGS)的電壓維持于Vss。另外，節(jié)點(diǎn)SRCGND的電壓維持于Vss。

首先，序列發(fā)生器14進(jìn)行BL放電動(dòng)作。在BL放電動(dòng)作中，位線BL的電壓被設(shè)為Vss。

在時(shí)刻t0，序列發(fā)生器14使控制信號(hào)BLS的電壓為VHH且使控制信號(hào)BLC的電壓為Vdd，從而使晶體管40、41為導(dǎo)通狀態(tài)。VHH、Vdd是使晶體管40、41導(dǎo)通的電壓，能夠進(jìn)行各種變更。此時(shí)，節(jié)點(diǎn)INV被設(shè)定為“L”電平，所以晶體管45為導(dǎo)通狀態(tài)，位線BL及節(jié)點(diǎn)SRCGND間被連接。由此，位線BL的電壓成為Vss。

在時(shí)刻t1，序列發(fā)生器14使控制信號(hào)BLS、BLC的電壓為Vss。由此，讀出放大器模塊12及位線BL間未被電連接，而位線BL成為浮動(dòng)狀態(tài)。所謂浮動(dòng)狀態(tài)是表示電阻斷的狀態(tài)。

接下來(lái)，序列發(fā)生器14進(jìn)行BL充電動(dòng)作。BL充電動(dòng)作是在寫入動(dòng)作中，在對(duì)選擇柵極線SGD施加寫入電壓Vpgm之前進(jìn)行。在BL充電動(dòng)作中，對(duì)禁止寫入的位線BL傳輸高電壓。

在時(shí)刻t2，序列發(fā)生器14使選擇柵極線SGS及字線WL的電壓為Vusel，且使選擇晶體管ST2及存儲(chǔ)單元晶體管MT導(dǎo)通。Vusel是在存儲(chǔ)單元晶體管MT及選擇晶體管ST1、ST2中使將空穴作為載流子的電流流通的電壓，例如設(shè)定為Vss或0V以下的值。Vusel滿足Vusel－Vblh＜Vthp。Vblh是從井線CPWELL傳輸至禁止寫入的位線BL的電壓，例如為4V。另外，序列發(fā)生器14使源極線CELSRC及井線CPWELL的電壓Vcw為Vblh－Vg。Vblh滿足Vblh－Vg＞0。此外，也有不滿足Vblh－Vg＞0的情況，并不限定于此。

在時(shí)刻t3，序列發(fā)生器14使源極線CELSRC及井線CPWELL的電壓Vcw為Vblh。另外，序列發(fā)生器14使選擇柵極線SGD的電壓為Vg。此時(shí)，閾值電壓Vthn滿足Vg＜Vthn＜Vg+△np－Vcw的選擇晶體管ST1導(dǎo)通，閾值電壓Vthn滿足Vg+△np－Vcw≦Vthn的選擇晶體管ST1截止。由此，對(duì)于禁止寫入的位線BL，從井線CPWELL傳輸Vblh，禁止寫入的位線BL的電壓上升至Vblh為止。另一方面，寫入對(duì)象的位線BL的電壓由于對(duì)應(yīng)的選擇晶體管ST1截止而維持Vss。此外，Vg的初始值設(shè)定得高于Vusel。

在時(shí)刻t4，序列發(fā)生器14使選擇柵極線SGD的電壓為Vss且使源極線CELSRC及井線CPWELL的電壓為Vblh－Vg。

在時(shí)刻t5，序列發(fā)生器14使選擇柵極線SGS、字線WL、源極線CELSRC及井線CPWELL的電壓為Vss。

使用圖12，對(duì)BL充電動(dòng)作時(shí)的、存儲(chǔ)單元陣列10的動(dòng)作的一例進(jìn)行說(shuō)明。圖12表示連接在位線BL1的選擇晶體管ST1的寫入結(jié)束，而連接在其他位線BL的選擇晶體管ST1為寫入對(duì)象的例子。

BL充電動(dòng)作開(kāi)始時(shí)，所有位線BL成為浮動(dòng)狀態(tài)。如果對(duì)選擇柵極線SGD施加Vg，那么連接在位線BL1的選擇晶體管ST1導(dǎo)通，連接在寫入對(duì)象的位線BL的選擇晶體管ST1截止。此時(shí)，如果使源極線CELSRC的電壓為Vblh，那么在位線BL1中，空穴電流從源極線CELSRC流向位線BL，位線BL1的電壓從Vss上升至Vblh。由此，位線BL1成為寫入禁止?fàn)顟B(tài)。寫入對(duì)象的位線BL由于所連接的選擇晶體管ST1截止而維持Vss。此外，為了消除對(duì)井線CPWELL的影響，使源極線CELSRC的電壓與井線CPWELL的電壓相等。

返回至圖11，對(duì)SGD寫入動(dòng)作進(jìn)行說(shuō)明。在SGD寫入動(dòng)作中，對(duì)閾值電壓未超過(guò)Vg+△np－Vcw的選擇晶體管ST1進(jìn)行寫入。

在時(shí)刻t6，序列發(fā)生器14使選擇柵極線SGD及字線WL的電壓為Vpass，使源極線CELSRC的電壓為Vdd。Vpass是用于供選擇晶體管ST1、ST2及存儲(chǔ)單元晶體管MT使通道電壓升壓的電壓，例如為10V。對(duì)源極線CELSRC施加的電壓防止了電流從NAND串NS流入至源極線CELSRC，且并不限定于Vdd，能夠進(jìn)行各種變更。

在時(shí)刻t7，序列發(fā)生器14使選擇柵極線SGD的電壓為Vpgm。由此，連接在寫入對(duì)象的位線BL的選擇晶體管ST1是隧道氧化膜26被施加Vpgm－Vss的高電壓，而被進(jìn)行寫入。另一方面，對(duì)于連接在禁止寫入的位線BL的選擇晶體管ST1，對(duì)隧道氧化膜26施加Vpgm－Vblh的電壓。此時(shí)，只要Vblh足夠高，便不會(huì)對(duì)選擇晶體管ST1進(jìn)行寫入。

在時(shí)刻t8，序列發(fā)生器14使選擇柵極線SGD、字線WL及源極線CELSRC的電壓為Vss，使控制信號(hào)BLS的電壓為VHH，使控制信號(hào)BLC的電壓為Vdd。由此，位線BL被放電至Vss。

在時(shí)刻t9，序列發(fā)生器14使控制信號(hào)BLS、BLC的電壓為Vss，而結(jié)束步驟S12的動(dòng)作。

如上所述，就第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1中的寫入動(dòng)作來(lái)說(shuō)，能夠不進(jìn)行確認(rèn)選擇晶體管ST1的閾值電壓的驗(yàn)證動(dòng)作，而對(duì)禁止寫入的位線BL進(jìn)行充電。

[1-3]第1實(shí)施方式的效果

在半導(dǎo)體存儲(chǔ)裝置1中，當(dāng)選擇晶體管ST1成為與存儲(chǔ)單元晶體管MT相同的構(gòu)造時(shí)，能夠通過(guò)寫入及擦除而使閾值電壓變化。此時(shí)，半導(dǎo)體存儲(chǔ)裝置1能夠通過(guò)對(duì)選擇晶體管ST1進(jìn)行寫入及驗(yàn)證，而使閾值分布變窄。如果選擇晶體管ST1的閾值分布變窄，那么進(jìn)行寫入的存儲(chǔ)單元晶體管MT的閾值分布也變窄，所以半導(dǎo)體存儲(chǔ)裝置1的可靠性提高。

當(dāng)對(duì)選擇晶體管ST1進(jìn)行寫入時(shí)，必須對(duì)禁止寫入的位線BL傳輸高電壓。作為對(duì)選擇晶體管ST1進(jìn)行寫入的方法，已知以下兩種方法。

一方面，是使用提高電源電壓的預(yù)燒模式(Burn-in mode)的方法。該方法是通過(guò)提高電源電壓，而從讀出放大器模塊12施加高電壓，對(duì)禁止寫入的位線BL進(jìn)行充電。然而，該方法在通常的動(dòng)作電壓下無(wú)法實(shí)現(xiàn)，所以只能實(shí)現(xiàn)僅在測(cè)試中利用或在出廠前預(yù)先寫入等有限的利用方法。另外，對(duì)位線BL進(jìn)行充電的電壓是從讀出放大器模塊12傳輸，所以當(dāng)需要如超過(guò)耐壓的電壓時(shí)，就設(shè)置在讀出放大器模塊12的低耐壓晶體管來(lái)說(shuō)無(wú)法應(yīng)對(duì)。

另一方面，是將1頁(yè)分為奇偶，針對(duì)每半頁(yè)進(jìn)行選擇晶體管ST1的寫入的方法。該方法能夠使用通常的電源電壓且無(wú)需以高耐壓晶體管構(gòu)成讀出放大器模塊12整體地進(jìn)行應(yīng)對(duì)。然而，為了對(duì)禁止寫入的位線BL傳輸高電壓，需要1個(gè)用來(lái)對(duì)讀出放大器模塊12通入高電壓的高耐壓晶體管。另外，由于只針對(duì)每半頁(yè)進(jìn)行寫入，所以寫入速度慢。進(jìn)而，由于分兩次對(duì)1頁(yè)進(jìn)行寫入，所以在對(duì)后半的半頁(yè)進(jìn)行寫入時(shí)，對(duì)已寫入過(guò)的前半的半頁(yè)的選擇晶體管造成多余的干擾。

因此，第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1在選擇晶體管ST1的寫入時(shí)，從井線CPWELL對(duì)禁止寫入的位線BL傳輸高電壓。對(duì)于禁止寫入的位線BL的判別，利用Vg＜Vthn＜Vg+△np－Vcw的區(qū)域及Vg+△np－Vcw≦Vthn的區(qū)域中的選擇晶體管ST1的特性，并省略驗(yàn)證動(dòng)作。

由此，第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1能夠以全頁(yè)進(jìn)行選擇晶體管ST1的寫入，與以半頁(yè)進(jìn)行選擇晶體管ST1的寫入的情況相比，能夠減輕多余的干擾。

另外，讀出放大器模塊12無(wú)需高電壓的傳輸，所以無(wú)需利用高耐壓晶體管構(gòu)成整體。進(jìn)而，井線CPWELL是以能夠施加用于擦除的高電壓的方式設(shè)計(jì)，所以用來(lái)對(duì)井線CPWELL施加高電壓Vblh的追加電路少。由此，能夠抑制半導(dǎo)體存儲(chǔ)裝置1的面積增大。

[2]第2實(shí)施方式

第2實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1是在寫入動(dòng)作時(shí)進(jìn)行將Vg設(shè)定為最佳值的Vg檢索動(dòng)作。以下，只對(duì)與第1實(shí)施方式不同的方面進(jìn)行說(shuō)明。

使用圖13，對(duì)第2實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1的寫入動(dòng)作的整體流程進(jìn)行說(shuō)明。

當(dāng)不滿足Vg＝VL－△np+Vcw時(shí)(步驟S15，NO)，序列發(fā)生器14進(jìn)行Vg檢索動(dòng)作(步驟S20)。在Vg檢索動(dòng)作中，序列發(fā)生器14探尋選擇晶體管ST1的閾值分布的下限，并將Vg設(shè)定為最佳值。所謂Vg的最佳值是表示在對(duì)所選擇的選擇柵極線SGD施加Vg的情況下，導(dǎo)通的選擇晶體管ST1的個(gè)數(shù)成為小于M個(gè)(M為任意數(shù)量)的值。關(guān)于Vg檢索動(dòng)作的詳細(xì)情況將在下文進(jìn)行敘述。

接下來(lái)，序列發(fā)生器14使Vpgm減量△Vpgm(步驟S21)。與第1實(shí)施方式同樣地，序列發(fā)生器14也可不使Vpgm減量，減量的值也不限定于△Vpgm。

接下來(lái)，序列發(fā)生器14進(jìn)行步驟17的處理。其他動(dòng)作與第1實(shí)施方式相同。

使用圖14，對(duì)Vg檢索動(dòng)作的詳細(xì)情況進(jìn)行說(shuō)明。圖14中表示Vg檢索動(dòng)作的流程的一例。

圖14(a)表示將Vg的初始值設(shè)為Vg0，重復(fù)N次步驟S12～S14的寫入循環(huán)前后的選擇晶體管ST1的閾值分布。如圖14(a)所示，有選擇晶體管ST1的閾值分布在重復(fù)N次步驟S12～S13的寫入循環(huán)之后，一部分仍小于Vg0+△np－Vcw的情況。

圖14(b)表示對(duì)圖14(a)的寫入后的選擇晶體管ST1進(jìn)行步驟S20的Vg檢索動(dòng)作的情況。

首先，序列發(fā)生器14對(duì)選擇晶體管ST1進(jìn)行讀取動(dòng)作。對(duì)所選擇的選擇柵極線SGD施加的讀取電壓值為Vg0+△np－Vcw。由此，偵測(cè)閾值電壓為Vg0+△np－Vcw以下的選擇晶體管ST1的個(gè)數(shù)。

在已導(dǎo)通的選擇晶體管ST1的個(gè)數(shù)為M個(gè)以上的情況下，使讀取電壓降低δ，再次進(jìn)行讀取動(dòng)作。該動(dòng)作重復(fù)至已導(dǎo)通的選擇晶體管ST1的個(gè)數(shù)小于M個(gè)為止。此外，δ能夠設(shè)定為任意數(shù)值。

在已導(dǎo)通的選擇晶體管ST1的個(gè)數(shù)小于M個(gè)的情況下，Vg是將此時(shí)用于讀取動(dòng)作的電壓Vg1設(shè)為用于下一次寫入循環(huán)的Vg的設(shè)定值，并移行至步驟S21。

圖14(c)表示將Vg的設(shè)定值設(shè)為Vg1，重復(fù)N次步驟S12～S14的寫入循環(huán)前后的選擇晶體管ST1的閾值分布。

圖14(d)表示對(duì)圖14(c)的寫入后的選擇晶體管ST1進(jìn)行步驟20的Vg檢索動(dòng)作的情況。如圖14(d)所示，Vg檢索動(dòng)作中的讀取次數(shù)也有為1次的情況，且根據(jù)選擇晶體管ST1的閾值電壓而變化。此外，在步驟20中，在Vg檢索動(dòng)作中的讀取次數(shù)達(dá)到最大值時(shí)，既可將用于讀取動(dòng)作的任一電壓設(shè)為Vg設(shè)定值，也可視為寫入動(dòng)作失敗而結(jié)束寫入動(dòng)作。

如上所述，在第2實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1中的寫入動(dòng)作中，能夠通過(guò)進(jìn)行Vg檢索動(dòng)作，而將Vg設(shè)定為最佳值。由此，能夠減少選擇晶體管ST1的寫入不良，且與第1實(shí)施方式相比能夠提高半導(dǎo)體存儲(chǔ)裝置1的可靠性。

[3]第3實(shí)施方式

第3實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1是對(duì)第1實(shí)施方式的寫入動(dòng)作追加驗(yàn)證動(dòng)作。以下，只說(shuō)明與第1實(shí)施方式不同的方面。

[3-1]寫入動(dòng)作

使用圖15，對(duì)第3實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1的寫入動(dòng)作的整體流程進(jìn)行說(shuō)明。

在步驟S11中，序列發(fā)生器14將寫入循環(huán)數(shù)復(fù)位。在第3實(shí)施方式中，寫入循環(huán)數(shù)對(duì)應(yīng)于重復(fù)步驟S30的寫入及驗(yàn)證的次數(shù)。

接下來(lái)，序列發(fā)生器14進(jìn)行寫入及驗(yàn)證(步驟S30)。在步驟S30中，在進(jìn)行寫入動(dòng)作之后，進(jìn)行確認(rèn)選擇晶體管ST1的閾值電壓的驗(yàn)證動(dòng)作。在該驗(yàn)證動(dòng)作中，序列發(fā)生器14判斷寫入對(duì)象的選擇晶體管ST1的閾值電壓是否超過(guò)Vg+△np－Vcw。

接下來(lái)，序列發(fā)生器14判定是否通過(guò)驗(yàn)證(步驟S31)。例如在驗(yàn)證動(dòng)作中，在判定為閾值電壓為Vg+△np－Vcw以下的選擇晶體管ST1的個(gè)數(shù)小于特定數(shù)量時(shí)，驗(yàn)證通過(guò)。

當(dāng)驗(yàn)證失敗時(shí)(步驟S31，NO)，序列發(fā)生器14使寫入循環(huán)數(shù)增量(步驟S14)。序列發(fā)生器14返回至步驟S30，重復(fù)寫入循環(huán)(寫入動(dòng)作及驗(yàn)證動(dòng)作的設(shè)定)。在寫入循環(huán)數(shù)為1以上時(shí)，序列發(fā)生器14根據(jù)驗(yàn)證結(jié)果而進(jìn)行選擇晶體管ST1的寫入。此外，序列發(fā)生器14也可在寫入循環(huán)數(shù)達(dá)到最大值時(shí)，視為寫入動(dòng)作失敗而結(jié)束寫入動(dòng)作。

當(dāng)通過(guò)驗(yàn)證時(shí)(步驟S31，YES)，序列發(fā)生器14移行至步驟S15。其他動(dòng)作與第1實(shí)施方式相同。

使用圖16，對(duì)在第3實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1的寫入動(dòng)作中施加電壓的時(shí)序條件進(jìn)行說(shuō)明。為了方便說(shuō)明，圖16將驗(yàn)證動(dòng)作在寫入動(dòng)作之前表示出。

首先，對(duì)驗(yàn)證動(dòng)作進(jìn)行說(shuō)明。

在時(shí)刻t0，序列發(fā)生器14使控制信號(hào)BLS的電壓為VHH，而使晶體管40導(dǎo)通。

在時(shí)刻t1，序列發(fā)生器14使選擇柵極線SGS的電壓為Vsg，而使選擇晶體管ST2導(dǎo)通。Vsg是使選擇晶體管ST1、ST2導(dǎo)通的電壓，例如為4V。

在時(shí)刻t2，序列發(fā)生器14使選擇柵極線SGD的電壓為Vsense，使字線WL的電壓為Vread。Vsense是在各寫入循環(huán)中選擇晶體管ST1被寫入的閾值電壓，為Vsense＝Vg+△np－Vcw。Vread是在讀取動(dòng)作時(shí)對(duì)非選擇的字線WL施加的電壓，例如為4.5V。

在時(shí)刻t3，序列發(fā)生器14使控制信號(hào)BLC的電壓為Vblc，使節(jié)點(diǎn)SRCGND及源極線CELSRC的電壓為Vcelsrc。Vblc的電壓值為Vblc＝Vbl+Vthn。由此，晶體管41導(dǎo)通，位線BL的電壓上升至Vbl。在時(shí)刻t3及t4之間，讀出放大器模塊12進(jìn)行讀出結(jié)果的判定，并將該結(jié)果保持在鎖存電路SDL。當(dāng)通過(guò)驗(yàn)證時(shí)，節(jié)點(diǎn)INV成為“L”電平，當(dāng)驗(yàn)證失敗時(shí)，節(jié)點(diǎn)INV成為“H”電平。“L”電平是使被輸入控制信號(hào)的n通道MOS晶體管截止的電壓，且是使被輸入控制信號(hào)的p通道MOS晶體管導(dǎo)通的電壓?！癏”電平是使被輸入控制信號(hào)的n通道MOS晶體管導(dǎo)通的電壓，且是使被輸入控制信號(hào)的p通道MOS晶體管截止的電壓。

在時(shí)刻t4，序列發(fā)生器14使選擇柵極線SGD的電壓為Vss，使字線WL、源極線CELSRC、節(jié)點(diǎn)SRCGND的電壓為Vss。此時(shí)，位線BL的電壓下降至Vss。

在時(shí)刻t5，序列發(fā)生器14使控制信號(hào)BLC的電壓為Vss，而使晶體管41截止。

在時(shí)刻t6，序列發(fā)生器14使控制信號(hào)BLS的電壓為Vss，而使晶體管40截止。

接下來(lái)，對(duì)基于驗(yàn)證結(jié)果進(jìn)行的寫入動(dòng)作進(jìn)行說(shuō)明。

首先，對(duì)BL預(yù)充放電動(dòng)作進(jìn)行說(shuō)明。

在時(shí)刻t7，序列發(fā)生器14使控制信號(hào)BLS的電壓為VHH，使控制信號(hào)BLC的電壓為Vddh，而使晶體管40、41導(dǎo)通。Vddh是高于Vdd的電壓，例如為Vddh＝Vdd+Vthn。

當(dāng)通過(guò)驗(yàn)證時(shí)，節(jié)點(diǎn)INV為“L”電平，所以晶體管49導(dǎo)通且晶體管45截止。由此，從電源端子對(duì)禁止寫入的位線BL施加Vdd。

當(dāng)驗(yàn)證失敗時(shí)，節(jié)點(diǎn)INV為“H”電平，所以晶體管49截止且晶體管45導(dǎo)通。由此，從節(jié)點(diǎn)SRCGND對(duì)寫入對(duì)象的位線BL施加Vss。

在時(shí)刻t8，序列發(fā)生器14使控制信號(hào)BLS、BLC的電壓為Vss，而使晶體管40、41截止。此時(shí)，禁止寫入的位線BL由于讀出放大器模塊12及位線BL間未進(jìn)行電連接，而成為浮動(dòng)狀態(tài)，且維持Vdd。

接下來(lái)，對(duì)BL充電動(dòng)作進(jìn)行說(shuō)明。

在時(shí)刻t9，序列發(fā)生器14使選擇柵極線SGS及字線WL的電壓為Vusel，而使選擇晶體管ST2及存儲(chǔ)單元晶體管MT導(dǎo)通。進(jìn)而，序列發(fā)生器14使控制信號(hào)BLS、BLC的電壓為Vdd。由此，連接在禁止寫入的位線BL的晶體管40被截止，連接在寫入對(duì)象的位線BL的晶體管40導(dǎo)通。另外，序列發(fā)生器14使源極線CELSRC及井線CPWELL的電壓為Vblh－Vg。

在時(shí)刻t10，序列發(fā)生器14使源極線CELSRC及井線CPWELL的電壓為Vblh。另外，使選擇柵極線SGD的電壓為Vg。此時(shí)，通過(guò)驗(yàn)證的選擇晶體管ST1導(dǎo)通，驗(yàn)證失敗的選擇晶體管ST1截止。由此，晶體管40截止且選擇晶體管ST1導(dǎo)通，所以禁止寫入的位線BL的電壓上升至Vblh。另一方面，由于從節(jié)點(diǎn)SRCGND施加Vss，且選擇晶體管ST1截止，所以寫入對(duì)象的位線BL的電壓維持Vss。

在時(shí)刻t11，序列發(fā)生器14使選擇柵極線SGD的電壓為Vss。另外，序列發(fā)生器14使源極線CELSRC及井線CPWELL的電壓為Vblh－Vg。

在時(shí)刻t12，序列發(fā)生器14使選擇柵極線SGS、字線WL的電壓為Vss，而使選擇晶體管ST1、ST2及存儲(chǔ)單元晶體管MT截止。另外，序列發(fā)生器14使源極線CELSRC及井線CPWELL的電壓為Vss。此時(shí)，禁止寫入的位線BL的電壓成為浮動(dòng)狀態(tài)，所以維持Vblh。另一方面，由于從節(jié)點(diǎn)SRCGND施加Vss，所以寫入對(duì)象的位線BL的電壓維持Vss。

SGD寫入動(dòng)作與第1實(shí)施方式相同，圖16中的時(shí)刻t13～t16分別對(duì)應(yīng)于圖11中的時(shí)刻t6～t9。

使用圖17，對(duì)BL充電動(dòng)作時(shí)的存儲(chǔ)單元陣列10的動(dòng)作的一例進(jìn)行說(shuō)明。圖17表示連接在位線BL1的選擇晶體管ST1的驗(yàn)證通過(guò)，且連接在其他位線BL的選擇晶體管ST1的驗(yàn)證失敗的例子。

BL充電動(dòng)作時(shí)，通過(guò)驗(yàn)證的位線BL1被施加Vdd而成為浮動(dòng)狀態(tài)。另一方面，驗(yàn)證失敗的寫入對(duì)象的位線BL被施加Vss。

如果對(duì)選擇柵極線SGD施加Vg，那么連接在位線BL1的選擇晶體管ST1導(dǎo)通，且連接在寫入對(duì)象的位線BL的選擇晶體管ST1截止。如果使源極線CELSRC的電壓為Vblh，那么在位線BL1中，空穴電流從源極線CELSRC流向位線BL。由此，位線BL1被從Vdd充電至Vbl，而成為寫入禁止?fàn)顟B(tài)。寫入對(duì)象的位線BL由于所連接的選擇晶體管ST1截止而維持Vss。

[3-2]第3實(shí)施方式的效果

半導(dǎo)體存儲(chǔ)裝置1有如下情況：當(dāng)使所有位線BL成為浮動(dòng)狀態(tài)，且只對(duì)禁止寫入的位線BL傳輸高電壓時(shí)，因位線BL間的耦合或位線BL-源極線CELSRC間的耦合的影響，而導(dǎo)致寫入對(duì)象的位線BL無(wú)法維持Vss。

因此，第3實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1追加驗(yàn)證動(dòng)作，并根據(jù)驗(yàn)證結(jié)果而對(duì)寫入對(duì)象的位線BL施加Vss。具體來(lái)說(shuō)，半導(dǎo)體存儲(chǔ)裝置1能夠通過(guò)在BL充電動(dòng)作及SGD寫入動(dòng)作中，從節(jié)點(diǎn)SRCGND持續(xù)施加Vss，而使寫入對(duì)象的位線BL的電壓固定于Vss。

由此，相對(duì)于第1實(shí)施方式，第3實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1能夠抑制寫入不良。

[4]第4實(shí)施方式

第4實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1在第3實(shí)施方式的寫入動(dòng)作中，在BL充電動(dòng)作后使控制信號(hào)BLS、BLC的電壓為Vss。

使用圖18，對(duì)第4實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1的動(dòng)作進(jìn)行說(shuō)明。圖18所示的動(dòng)作時(shí)序圖相對(duì)于圖16所示的動(dòng)作時(shí)序圖，從BL充電動(dòng)作起僅之前的控制信號(hào)BLS、BLC的動(dòng)作不同。以下，只對(duì)與第3實(shí)施方式不同的方面進(jìn)行說(shuō)明。

在時(shí)刻t9，序列發(fā)生器14使控制信號(hào)BLS、BLC的電壓為Vdd，而使晶體管40、41導(dǎo)通。

在時(shí)刻t12，序列發(fā)生器14使控制信號(hào)BLS、BLC的電壓為Vss，使晶體管40、41截止。此時(shí)，由于選擇晶體管ST1截止，因此所有位線BL成為浮動(dòng)狀態(tài)。由此，禁止寫入的位線BL的電壓維持Vbl，寫入對(duì)象的位線的電壓維持Vss，所以能夠進(jìn)行SGD寫入動(dòng)作。其他動(dòng)作與第3實(shí)施方式相同。

半導(dǎo)體存儲(chǔ)裝置1在SGD寫入動(dòng)作時(shí)，相對(duì)于位線BL的噪聲少。因此，第4實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1在BL充電動(dòng)作后使控制信號(hào)BLS、BLC的電壓下降至Vss，使所有位線BL成為浮動(dòng)狀態(tài)。由此，第4實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1與第3實(shí)施方式相比，能夠削減寫入動(dòng)作時(shí)的耗電。

此外，序列發(fā)生器14在BL充電動(dòng)作中使控制信號(hào)BLS、BLC的電壓從Vdd下降至Vss的時(shí)序并不限定于所述時(shí)刻，只要在時(shí)刻t12至?xí)r刻t15之間進(jìn)行便可。

[5]第5實(shí)施方式

第5實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1是在第3實(shí)施方式的寫入動(dòng)作中，從BL預(yù)充放電動(dòng)作至SGD寫入動(dòng)作，使控制信號(hào)BLC的電壓維持于Vblc_inh。

使用圖19，對(duì)第5實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1的動(dòng)作進(jìn)行說(shuō)明。圖19所示的動(dòng)作時(shí)序圖相對(duì)于圖16所示的動(dòng)作時(shí)序圖，從BL預(yù)充放電動(dòng)作起之前的控制信號(hào)BLC的動(dòng)作不同。以下，只對(duì)與第3實(shí)施方式不同的方面進(jìn)行說(shuō)明。

在時(shí)刻t7，序列發(fā)生器14使控制信號(hào)BLC的電壓為Vblc_inh。Vblc_inh為Vblc_inh＝Vinh+Vthn，且為將位線BL的電壓箝位至Vinh的電壓。Vinh設(shè)定得低于Vdd。此時(shí)，如果禁止寫入的位線BL的電壓被充電至Vinh，那么晶體管41截止。

在時(shí)刻t10，如果序列發(fā)生器14使源極線CELSRC及井線CPWELL的電壓為Vblh，那么禁止寫入的位線BL的電壓上升至Vbl。由此，禁止寫入的位線BL的電壓成為Vbl，且寫入對(duì)象的位線的電壓維持Vss，所以能夠進(jìn)行SGD寫入動(dòng)作。

序列發(fā)生器14是從BL預(yù)充放電動(dòng)作直到SGD寫入動(dòng)作，使控制信號(hào)BLC的電壓為Vblc_inh，在時(shí)刻t16，使控制信號(hào)BLC的電壓為Vss。其他動(dòng)作與第3實(shí)施方式相同。

如上所述，第5實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1是利用控制信號(hào)BLC箝位并決定BL預(yù)充放電時(shí)的位線BL的電壓，由此，與第3實(shí)施方式相比，能夠削減耗電。

[6]第6實(shí)施方式

第6實(shí)施方式是對(duì)存儲(chǔ)單元晶體管MT應(yīng)用第1～第5實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1的寫入動(dòng)作。以下，以將第1實(shí)施方式的寫入動(dòng)作應(yīng)用于存儲(chǔ)單元晶體管MT的情況為例子進(jìn)行說(shuō)明。

使用圖20，對(duì)第6實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1中的寫入動(dòng)作進(jìn)行說(shuō)明。圖20所示的動(dòng)作時(shí)序圖相對(duì)于圖11所示的動(dòng)作時(shí)序圖，對(duì)選擇柵極線SGD及字線WL施加的電壓條件不同。以下，只對(duì)與第1實(shí)施方式不同的方面進(jìn)行說(shuō)明。

在時(shí)刻t2，序列發(fā)生器14使選擇柵極線SGD及非選擇的字線WL的電壓為Vusel，而使連接著選擇晶體管ST1及非選擇的字線WL的存儲(chǔ)單元晶體管MT導(dǎo)通。另外，序列發(fā)生器14使源極線CELSRC及井線CPWELL的電壓為Vblh－Vg。

在時(shí)刻t3，序列發(fā)生器14使源極線CELSRC及井線CPWELL的電壓為Vblh。另外，使所選擇的字線WL的電壓為Vg。此時(shí)，在連接著所選擇的字線WL的存儲(chǔ)單元晶體管MT中，閾值電壓Vthn滿足Vg＜Vthn＜Vg+△np－Vcw的存儲(chǔ)單元晶體管MT導(dǎo)通，閾值電壓Vthn滿足Vg+△np－Vcw≦Vthn的選擇存儲(chǔ)單元晶體管MT截止。由此，禁止寫入的位線BL的電壓被從井線CPWELL傳輸Vblh，而上升至Vblh。另一方面，由于連接在所選擇的字線WL及寫入對(duì)象的位線BL的存儲(chǔ)單元晶體管MT截止，所以寫入對(duì)象的位線BL的電壓維持Vss。

在時(shí)刻t4，序列發(fā)生器14使所選擇的字線WL的電壓為Vss。另外，序列發(fā)生器14使源極線CELSRC及井線CPWELL的電壓為Vblh－Vg。

在時(shí)刻t5，序列發(fā)生器14使選擇柵極線SGD、SGS、非選擇的字線WL、源極線CELSRC及井線CPWELL的電壓為Vss。

在時(shí)刻t6，序列發(fā)生器14使選擇柵極線SGD、非選擇的字線WL及所選擇的字線WL的電壓為Vpass。

在時(shí)刻t7，序列發(fā)生器14使所選擇的字線WL的電壓為Vpgm。由此，連接在寫入對(duì)象的位線BL及所選擇的字線WL的存儲(chǔ)單元晶體管MT是隧道氧化膜26被施加Vpgm－Vss的高電壓，而被進(jìn)行寫入。另一方面，連接在禁止寫入的位線BL及所選擇的字線WL的存儲(chǔ)單元晶體管MT是隧道氧化膜26被施加Vpgm－Vblh的電壓。此時(shí)，只要Vblh足夠高，那么連接著所選擇的字線WL的存儲(chǔ)單元晶體管MT不會(huì)被進(jìn)行寫入。

在時(shí)刻t8，序列發(fā)生器14使選擇柵極線SGD、非選擇的字線WL及所選擇的字線WL的電壓為Vss。其他動(dòng)作與第1實(shí)施方式相同。

也就是說(shuō)，選擇柵極線SGD及非選擇的字線WL進(jìn)行與圖11所示的字線WL相同的動(dòng)作。所選擇的字線WL進(jìn)行與圖11所示的選擇柵極線SGD相同的動(dòng)作。

如上所述，半導(dǎo)體存儲(chǔ)裝置1能夠?qū)⒌?實(shí)施方式的寫入動(dòng)作應(yīng)用于存儲(chǔ)單元晶體管MT。另外，關(guān)于第2～第5實(shí)施方式的寫入動(dòng)作也同樣地能夠應(yīng)用于存儲(chǔ)單元晶體管MT。

[7]第7實(shí)施方式

第7實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1是針對(duì)每個(gè)串單元SU設(shè)置選擇柵極線SGS，還包括共用選擇柵極線SGSB。在這種情況下，也能夠?qū)x擇晶體管ST2進(jìn)行第1～第5實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1中的寫入動(dòng)作。以下，作為第7實(shí)施方式，以將第1實(shí)施方式的寫入動(dòng)作應(yīng)用于選擇晶體管ST2的情況為例進(jìn)行說(shuō)明。

使用圖21，針對(duì)存儲(chǔ)單元陣列10所包括的區(qū)塊BLK的構(gòu)成，只說(shuō)明與第1實(shí)施方式不同的方面。

各NAND串NS還包括選擇晶體管ST3。選擇晶體管ST3用于選擇進(jìn)行數(shù)據(jù)的寫入、讀取及擦除的NAND串NA。各選擇晶體管ST3包括控制柵極及包含電荷蓄積層的積層?xùn)艠O。選擇晶體管ST3是一端連接在選擇晶體管ST2的一端，另一端連接在源極線CELSRC。

接下來(lái)，對(duì)連接在存儲(chǔ)單元陣列10的配線的構(gòu)成進(jìn)行說(shuō)明。半導(dǎo)體存儲(chǔ)裝置1還包括多個(gè)選擇柵極線SGS及共用選擇柵極線SGSB。

選擇柵極線SGS連接在行解碼器11(未圖示)，針對(duì)每個(gè)區(qū)塊BLK分別設(shè)置例如4個(gè)(選擇柵極線SGS0～SGS3)。選擇柵極線SGS的個(gè)數(shù)對(duì)應(yīng)于串單元SU的個(gè)數(shù)。選擇柵極線SGS連接在對(duì)應(yīng)的串單元SU內(nèi)的選擇晶體管ST2的柵極。

共用選擇柵極線SGSB連接在行解碼器11(未圖示)，針對(duì)每個(gè)區(qū)塊分別設(shè)置例如1個(gè)。共用選擇柵極線SGS連接在各串單元SU內(nèi)的選擇晶體管ST3的柵極。

使用圖22，針對(duì)第7實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1所包括的存儲(chǔ)單元陣列10的截面構(gòu)成，只說(shuō)明與第1實(shí)施方式不同的方面。

選擇柵極線SGS例如由3層配線層21構(gòu)成，共用選擇柵極線由1層配線層35構(gòu)成。構(gòu)成選擇柵極線SGS及共用選擇柵極線SGSB的配線層的數(shù)量并不限定于此，能夠進(jìn)行各種變更。配線層35在圖3中對(duì)應(yīng)于設(shè)置在最下層的配線層21。配線層21被針對(duì)每一NAND串NS進(jìn)行分割。其他構(gòu)成與第1實(shí)施方式相同。

使用圖23，對(duì)第7實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1中的寫入動(dòng)作進(jìn)行說(shuō)明。圖23所示的動(dòng)作時(shí)序圖相對(duì)于圖11所示的動(dòng)作時(shí)序圖，對(duì)選擇柵極線SGD、SGS施加的電壓條件不同。以下，只對(duì)與第1實(shí)施方式不同的方面進(jìn)行說(shuō)明。

在時(shí)刻t2，序列發(fā)生器14使選擇柵極線SGD的電壓為Vusel，而使選擇晶體管ST1導(dǎo)通。另外，序列發(fā)生器14使源極線CELSRC及井線CPWELL的電壓為Vblh－Vg。

在時(shí)刻t3，序列發(fā)生器14使源極線CELSRC及井線CPWELL的電壓為Vblh。另外，使選擇柵極線SGS的電壓為Vg。此時(shí)，在連接著選擇柵極線SGS的選擇晶體管ST2中，閾值電壓Vthn滿足Vg＜Vthn＜Vg+△np－Vcw的選擇晶體管ST2導(dǎo)通，閾值電壓Vthn滿足Vg+△np－Vcw≦Vthn的選擇晶體管ST2截止。由此，禁止寫入的位線BL的電壓被從井線CPWELL傳輸Vblh，上升至Vblh。另一方面，由于連接在寫入對(duì)象的位線BL的選擇晶體管ST2截止，所以寫入對(duì)象的位線BL的電壓維持Vss。

在時(shí)刻t4，序列發(fā)生器14使選擇柵極線SGS的電壓為Vss。另外，序列發(fā)生器14使源極線CELSRC及井線CPWELL的電壓為Vblh－Vg。

在時(shí)刻t5，序列發(fā)生器14使選擇柵極線SGD、字線WL、源極線CELSRC及井線CPWELL的電壓為Vss。

在時(shí)刻t6，序列發(fā)生器14使選擇柵極線SGD、SGS的電壓為Vpass。

在時(shí)刻t7，序列發(fā)生器14使選擇柵極線SGS的電壓為Vpgm。由此，連接在寫入對(duì)象的位線BL的選擇晶體管ST2是隧道氧化膜26被施加Vpgm－Vss的高電壓，而被進(jìn)行寫入。

另一方面，連接在禁止寫入的位線BL的選擇晶體管ST2是隧道氧化膜26被施加Vpgm－Vblh的電壓。此時(shí)，只要Vbl足夠高，那么連接在禁止寫入的位線BL的選擇晶體管ST2不會(huì)被進(jìn)行寫入。

在時(shí)刻t8，序列發(fā)生器14使選擇柵極線SGS、SGD的電壓為Vss。其他動(dòng)作與第1實(shí)施方式相同。

也就是說(shuō)，選擇柵極線SGD進(jìn)行與圖11所示的字線WL相同的動(dòng)作。共用選擇柵極線SGSB進(jìn)行與圖11所示的選擇柵極線SGS相同的動(dòng)作。選擇柵極線SGS進(jìn)行與圖11所示的選擇柵極線SGD相同的動(dòng)作。

如上所述，第7實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1能夠?qū)⒌?實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置1的寫入動(dòng)作應(yīng)用于選擇晶體管ST2。由此，能夠使選擇晶體管ST2的閾值分布變窄，從而能夠提高半導(dǎo)體存儲(chǔ)裝置1的可靠性。另外，關(guān)于第2～第5實(shí)施方式的寫入動(dòng)作也同樣地，能夠應(yīng)用于選擇晶體管ST2，且能夠獲得相同的效果。

此外，已對(duì)本發(fā)明的實(shí)施方式進(jìn)行說(shuō)明，但這些實(shí)施方式是作為示例而提出，并非意圖限定發(fā)明的范圍。這些新穎的實(shí)施方式能夠以其他各種方式實(shí)施，且能夠在不脫離發(fā)明主旨的范圍內(nèi)進(jìn)行各種省略、替換、變更。這些實(shí)施方式或其變化包含在發(fā)明的范圍或主旨中，并且包含在權(quán)利要求書(shū)所記載的發(fā)明及其均等的范圍內(nèi)。

此外，在所述各實(shí)施方式中，

(1)在讀取動(dòng)作中，對(duì)被A電平的讀取動(dòng)作選擇的字線施加的電壓例如為0V～0.55V之間。并不限定于此，也可設(shè)為0.1V～0.24、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V的任一范圍之間。

對(duì)被B電平的讀取動(dòng)作選擇的字線施加的電壓例如為1.5V～2.3V之間。并不限定于此，也可設(shè)為1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V的任一范圍之間。

對(duì)被C電平的讀取動(dòng)作選擇的字線施加的電壓例如為3.0V～4.0V之間。并不限定于此，也可設(shè)為3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V的任一范圍之間。

作為讀取動(dòng)作的時(shí)間(tR)，也可設(shè)為例如25μs～38μs、38μs～70μs、70μs～80μs之間。

(2)寫入動(dòng)作如上所述包含編程動(dòng)作與驗(yàn)證動(dòng)作。在寫入動(dòng)作中，對(duì)在編程動(dòng)作時(shí)所選擇的字線最初施加的電壓例如為13.7V～14.3V之間。并不限定于此，也可設(shè)為例如13.7V～14.0V、14.0V～14.6V的任一范圍之間。

也可改變?cè)趯?duì)第奇數(shù)號(hào)字線進(jìn)行寫入時(shí)最初施加至所選擇字線的電壓及對(duì)第偶數(shù)號(hào)字線進(jìn)行寫入時(shí)最初施加至所選擇字線的電壓。

在將編程動(dòng)作設(shè)為ISPP方式(Incremental Step Pulse Program，增量階躍脈沖編程)時(shí)，作為升壓的電壓，能夠舉出例如0.5V左右。

作為對(duì)非選擇的字線施加的電壓，也可設(shè)為例如6.0V～7.3V之間。并不限定于這種情況，也可設(shè)為例如7.3V～8.4V之間，還可設(shè)為6.0V以下。

根據(jù)非選擇的字線是第奇數(shù)號(hào)字線還是第偶數(shù)號(hào)字線，也可改變施加的通路電壓。

作為寫入動(dòng)作的時(shí)間(tProg)，也可設(shè)為例如1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之間。

(3)在擦除動(dòng)作中，最初施加至形成在半導(dǎo)體襯底上部且將所述存儲(chǔ)單元配置在上方的井的電壓例如為12V～13.6V之間。并不限定于這種情況，也可為例如13.6V～14.8V、14.8V～19.0V、19.0V～19.8V、19.8V～21V之間。

作為擦除動(dòng)作的時(shí)間(tErase)，也可設(shè)為例如3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之間。

(4)存儲(chǔ)單元的構(gòu)造具有在半導(dǎo)體襯底(硅襯底)上隔著膜厚為4～10nm的隧道絕緣膜而配置的電荷蓄積層。該電荷蓄積層能夠設(shè)為膜厚為2～3nm的SiN或SiON等絕緣膜與膜厚為3～8nm的多晶硅的積層構(gòu)造。另外，也可在多晶硅中添加Ru等金屬。在電荷蓄積層之上具有絕緣膜。該絕緣膜具有例如被膜厚為3～10nm的下層High-k膜與膜厚為3～10nm的上層High-k膜夾著的膜厚為4～10nm的氧化硅膜。High-k膜能夠舉出HfO等。另外，氧化硅膜的膜厚能厚于High-k膜的膜厚。在絕緣膜上隔著膜厚為3～10nm的材料而形成著膜厚為30nm～70nm的控制電極。這里，材料為TaO等金屬氧化膜、TaN等金屬氮化膜。對(duì)控制電極能夠使用W等。

另外，在存儲(chǔ)單元間能夠形成氣隙。

[符號(hào)的說(shuō)明]

1 半導(dǎo)體存儲(chǔ)裝置

10 存儲(chǔ)單元陣列

11 行解碼器

12 讀出放大器

13 驅(qū)動(dòng)器

14 序列發(fā)生器

15 寄存器

16 輸入輸出電路

20 p型井區(qū)域

21～23、28、32、34、35 配線層

24 阻擋絕緣膜

25 電荷蓄積層

26 柵極絕緣膜

27 導(dǎo)電膜

29、30 雜質(zhì)擴(kuò)散層

31、33 接觸插塞

MT 存儲(chǔ)單元晶體管

ST1、ST2、ST3 選擇晶體管

SGD、SGS 選擇柵極線

WL 字線

CELSRC 源極線

CPWELL 井線