半導(dǎo)體存儲器裝置的制造方法
【專利說明】半導(dǎo)體存儲器裝置
[0001]相關(guān)申請的交叉引用
[0002]本申請要求在2013年11月29日向韓國知識產(chǎn)權(quán)局提交的申請?zhí)枮?0-2013-0147081的韓國專利申請的優(yōu)先權(quán)，其全部內(nèi)容通過弓I用合并于此。
技術(shù)領(lǐng)域
[0003]各種實(shí)施例總體而言涉及一種集成電路裝置，并且更具體地涉及一種半導(dǎo)體存儲器裝置。
【背景技術(shù)】
[0004]半導(dǎo)體存儲器裝置通常包括核心區(qū)和執(zhí)行數(shù)據(jù)輸入/輸出操作的外圍區(qū)。當(dāng)半導(dǎo)體存儲器裝置被置于正常操作模式時，半導(dǎo)體存儲器裝置響應(yīng)于寫入命令而儲存作為輸入所接收的數(shù)據(jù)，以及響應(yīng)于讀取命令而將儲存在半導(dǎo)體存儲器裝置的數(shù)據(jù)取回用于輸出。
[0005]在一些情況下，半導(dǎo)體存儲器裝置可以被配置成被置于測試操作模式。當(dāng)半導(dǎo)體存儲器裝置被置于測試操作模式時，半導(dǎo)體裝置通常執(zhí)行與寫入操作讀取操作有關(guān)的測試操作。

【發(fā)明內(nèi)容】

[0006]在一個實(shí)施例中，半導(dǎo)體存儲器裝置可以包括:包括多個鎖存器的鎖存部，被配置成儲存測試數(shù)據(jù)；控制信號發(fā)生部，被配置成響應(yīng)于鎖存地址信號和第一模式信號而產(chǎn)生模式選擇信號；以及輸出電路，被配置成根據(jù)訓(xùn)練使能信號來操作以及響應(yīng)于鎖存器選擇信號、模式選擇信號以及第二模式信號來產(chǎn)生通過多個鎖存器中的每個鎖存器所輸出的測試信號的至少子集。
[0007]在一個實(shí)施例中，半導(dǎo)體存儲器裝置可以包括:包括多個鎖存器的鎖存器部，被配置成儲存測試數(shù)據(jù)；控制信號發(fā)生部，被配置成響應(yīng)于鎖存器選擇信號而從多個鎖存器中選擇一個鎖存器的輸出測試數(shù)據(jù)并且輸出共同模式信號；以及輸出電路，被配置成響應(yīng)于鎖存器選擇信號、來自多個鎖存器中的每個鎖存器的輸出數(shù)據(jù)、第一模式信號和第二模式信號而輸出從多個鎖存器中的每個鎖存器接收的測試數(shù)據(jù)的至少子集。
【附圖說明】
[0008]圖1是包括有一個實(shí)施例的訓(xùn)練單元的半導(dǎo)體存儲器裝置的配置圖；
[0009]圖2是圖1中示出的訓(xùn)練單元的一個實(shí)施例的配置圖；
[0010]圖3是用于解釋圖1中示出的訓(xùn)練單元中的讀取操作的時序圖；
[0011]圖4至圖7是用于解釋根據(jù)圖1中示出的訓(xùn)練單元的輸出模式的數(shù)據(jù)輸出形式的示意圖；
[0012]圖8是用于應(yīng)用至半導(dǎo)體裝置的訓(xùn)練單元的輸出控制部的一個實(shí)施例的示意圖；
[0013]圖9是解釋用于一個實(shí)施例的輸出控制部的模式選擇信號的產(chǎn)生概念的示意圖；
[0014]圖1OA至圖1OC是圖8中示出的控制信號發(fā)生部的實(shí)例的示意圖；
[0015]圖1lA至圖1lD是圖8中示出的第一輸出部至第四輸出部的實(shí)例的示意圖；
[0016]圖12是圖8中示出的輸出電路的實(shí)例的示意圖；
[0017]圖13是用于應(yīng)用至半導(dǎo)體裝置的訓(xùn)練單元的輸出控制部的一個實(shí)施例的示意圖；
[0018]圖14A至圖14D是圖13中示出的控制信號發(fā)生部和第一輸出部至第四輸出部的實(shí)例的不意圖；以及
[0019]圖15是圖13中示出的輸出電路的實(shí)例的示意圖。
【具體實(shí)施方式】
[0020]將參見附圖來詳細(xì)描述半導(dǎo)體存儲器裝置的各種實(shí)施例。
[0021]參見圖1，示出了包括有一個實(shí)施例的訓(xùn)練單元20的半導(dǎo)體存儲器裝置10的一個實(shí)例的框圖表示。在一個實(shí)施例中，半導(dǎo)體存儲器裝置10可以被置于正常操作模式或測試操作模式。半導(dǎo)體存儲器裝置10可以包括不同于正常操作模式和測試操作模式之外的其他操作模式。
[0022]半導(dǎo)體存儲器裝置10可以包括命令發(fā)生單元11、主存儲器區(qū)域13、訓(xùn)練單元20、路徑控制單元17和輸入/輸出焊盤(DQs) 19。半導(dǎo)體存儲器裝置10響應(yīng)于禁止的訓(xùn)練使能信號MPR_EN而被置于正常操作模式以及響應(yīng)于使能的訓(xùn)練使能信號MPR_EN而被置于測試操作模式。
[0023]命令發(fā)生單兀11響應(yīng)于芯片選擇信號/CS、列選通信號/CAS、行選通信號/RAS、以及寫入使能信號/WE而產(chǎn)生寫入命令WT和讀取命令RD。
[0024]當(dāng)半導(dǎo)體存儲器裝置10被置于正常操作模式時，路徑控制單元17被配置成響應(yīng)于禁止的訓(xùn)練使能信號MPR_EN而與主存儲器區(qū)13和輸入/輸出焊盤19電耦接。主存儲器區(qū)13響應(yīng)于寫入命令WT和地址信號ADDR而儲存經(jīng)由輸入/輸出焊盤19接收的數(shù)據(jù)以及響應(yīng)于讀取命令RD和地址信號ADDR而將數(shù)據(jù)輸出至輸入/輸出焊盤19。
[0025]當(dāng)半導(dǎo)體存儲器裝置10被置于測試操作模式時，路徑控制單元17被配置成響應(yīng)于使能的訓(xùn)練使能信號MPR_EN而與訓(xùn)練單元20和輸入/輸出焊盤19電耦接。訓(xùn)練單元20響應(yīng)于寫入命令WT和地址信號ADDR而儲存經(jīng)由輸入/輸出焊盤19接收的測試數(shù)據(jù)，以及響應(yīng)于讀取命令RD和地址信號ADDR而將測試數(shù)據(jù)輸出至輸入/輸出焊盤19。
[0026]參見圖2,示出了訓(xùn)練單元20的一個實(shí)施例的示意圖。訓(xùn)練單元20可以包括解碼部210、鎖存器驅(qū)動控制部220、作為儲存部的鎖存部230、輸出控制部240和輸出驅(qū)動器250。
[0027]解碼部210接收鎖存地址信號BA[1:0]作為輸入并且響應(yīng)性地產(chǎn)生鎖存器選擇信號BAO、BA1、BA2、BA3。鎖存器驅(qū)動控制部220接收鎖存器選擇信號BAO、BA1、BA2、BA3、寫入命令WT和訓(xùn)練使能信號MPR_EN作為輸入。響應(yīng)于寫入命令WT和使能的訓(xùn)練使能信號MPR_EN而產(chǎn)生訓(xùn)練寫入信號WR_T。鎖存器驅(qū)動控制部220響應(yīng)性地產(chǎn)生鎖存器使能信號EN0、EN1、EN2、EN3。
[0028]鎖存部230接收鎖存器使能信號ENO、ENU EN2、EN3作為輸入。鎖存部230包括多個鎖存器MPRO、MPRU MPR2和MPR3。由鎖存器使能信號ENO、ENU EN2、EN3選擇特定的鎖存器。測試數(shù)據(jù)A[0:7]被提供至鎖存部230。多個鎖存器MPR0、MPR1、MPR2和MPR3的每個具有與測試數(shù)據(jù)A[0:7]的比特位數(shù)量相對應(yīng)的儲存區(qū)。將接收的測試數(shù)據(jù)A[0:7]儲存在與鎖存部230中的接收的鎖存器使能信號EN0、EN1、EN2、EN3有關(guān)的鎖存器中。
[0029]輸出控制部240接收鎖存器選擇信號840、841、842、8么3作為輸入。輸出控制部240從鎖存部230中取出儲存在與接收的鎖存器選擇信號BA0、BA1、BA2、BA3有關(guān)的鎖存器MPRO, MPRl、MPR2、MPR3中的測試數(shù)據(jù)A[0:7]。輸出控制部240接收串行輸出模式控制信號M_Serial、并行輸出模式控制信號M_ParalIel和交錯輸出模式控制信號M_Staggered作為輸入，并且根據(jù)接收的輸出模式信號M_Serial、M_Parallel、和M_Staggered來響應(yīng)性地產(chǎn)生測試數(shù)據(jù)A[0:7]。
[0030]輸出驅(qū)動器250從輸出控制部240接收測試數(shù)據(jù)A[0:7]并放大接收的測試數(shù)據(jù)A[0:7]。輸出驅(qū)動250接收讀取命令和使能的訓(xùn)練使能信號MPR_EN作為輸入并響應(yīng)性地將放大的測試數(shù)據(jù)A[0:7]輸出至輸入/輸出焊盤19DQs。
[0031]圖3是訓(xùn)練單元20執(zhí)行的讀取操作的時序圖。當(dāng)訓(xùn)練使能信號MPR_EN被使能并且讀取命令RD和鎖存地址信號BA[1:0]在訓(xùn)練單元20處被接收時，在延時時間段之后測試數(shù)據(jù)a[0:7]被輸出至輸入/輸出焊盤DQ[7:0]。延時時間段大體上等于奇偶延遲(PL)、附加延遲(AL)和CAS延遲(CL)的總和，其中CAS延遲(CL)被設(shè)置為大體上等于當(dāng)半導(dǎo)體存儲器裝置10在正常操作模式下操作時執(zhí)行的讀取操作的時間。在正常操作模式下執(zhí)行讀取操作的時間和在測試操作模式下執(zhí)行訓(xùn)練讀取操作的時間之差用于判定激活命令是否被發(fā)出。
[0032]如上所述，輸出控制部240接收串行輸出模式控制信號M_Serial、并行輸出模式控制信號M_Parallel和交錯輸出模式控制信號M_Staggered作為輸入,并且根據(jù)接收的輸出模式信號M_Serial、M_Parallel、和M_Staggered響應(yīng)性地產(chǎn)生測試數(shù)據(jù)A[0:7]。不同的輸出模式是串行輸出模式、并行輸出模式和交錯輸出模式。圖4至圖7說明在不同輸出模式下的測試數(shù)據(jù)A[0:7]的輸出的實(shí)例。
[0033]圖4說明在串行輸出模式的情況下通過輸入/輸出焊盤DQ[7:0]的數(shù)據(jù)輸出形式，而圖5說明在并行輸出模式的情況下通過輸入/輸出焊盤DQ[7:0]的數(shù)據(jù)輸出形式。
[0034]如在圖4中所示，在串行輸出模式的情況下，在一次測試讀取操作中選擇性地驅(qū)動單個鎖存器。當(dāng)BA[1:0]是00時，順序輸出來自驅(qū)動鎖存器的第七至第零輸出測試數(shù)據(jù)MPR0[7:0]，其中，當(dāng)執(zhí)行每個輸出操作時，每個輸入/輸出焊盤DQ[7:0]大體上輸出相同的測試數(shù)據(jù)。
[0035]在圖5的并行輸出模式中，在一次測試讀取操作中選擇性地驅(qū)動單個鎖存器。當(dāng)BA [1: O]是00時，經(jīng)由每個輸入/輸出焊盤DQ [7:0]來大體同時輸出來自選擇性驅(qū)動鎖存器的輸出測試數(shù)據(jù)MPRO [7:0]。
[0036]圖6和圖7說明交錯輸出模式下的數(shù)據(jù)輸出形式。
[0037]在交錯模式中，當(dāng)BA [1: O]是00時，組成鎖存部230的所有鎖存器MPRO、MPRl、MPR2和MPR3被驅(qū)動。每個鎖存器將輸出測試數(shù)據(jù)MPRm[7:0] (m是包括O的自然數(shù)，其大體上等于或小于鎖存器的數(shù)量)大體上同時輸出至兩個不同的輸入/輸出焊盤，其中，經(jīng)由每個輸入/輸出焊盤順序輸出第七輸出測試數(shù)據(jù)至第零輸出測試數(shù)據(jù)MPRm[7:0]。
[0038]圖9說明在圖6中示出的交錯輸出模式中的數(shù)據(jù)輸出形式，